Diseño de una etapa de PLL para el proyecto de diseño de un circuito integrado para análisis de espectroscopia de impedancia eléctrica
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![Figura 3.6. Etapa de saturación de ganancia con PMOS acoplados. Tomado de [13]](https://thumb-us.123doks.com/thumbv2/123dok_es/3742584.643283/40.918.258.656.393.688/figura-etapa-saturación-ganancia-con-pmos-acoplados-tomado.webp)
![Figura 3.9. Celda de retraso con sintonización de modo. Tomado de [14]](https://thumb-us.123doks.com/thumbv2/123dok_es/3742584.643283/42.918.279.638.284.581/figura-celda-de-retraso-con-sintonización-modo-tomado.webp)
![Figura 3.16. Circuito para PFD de alta velocidad sin tiempo muerto. Tomado de [15]](https://thumb-us.123doks.com/thumbv2/123dok_es/3742584.643283/48.918.340.572.539.818/figura-circuito-pfd-alta-velocidad-tiempo-muerto-tomado.webp)
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