CIRCUITOS COMBINACIONALES

(1)

TEMA 3

CIRCUITOS

(2)

CIRCUITOS COMBINACIONALES

Objetivos:

• Conocer las principales características de un

sistema combinacional y los convenios utilizados

para representar señales de entrada/salida y

control.

• Comprender la función lógica y algunas de las

aplicaciones básicas de los siguientes circuitos

combinacionales:multiplexores,codificadores,

decodificadores,demultiplexores,

generadores-comprobadores de paridad,sumadores y restadores.

• Manejar los CI’s combinacionales que proporcionan

los fabricantes haciendo uso de la descripción, tabla

de verdad y cronogramas facilitados.

• Aplicar la metodología de análisis utilizando

diagramas de bloques funcionales.

• Adquirir destreza en el montaje de aplicaciones con

circuitos combinacionales.

• Entender la información que se facilita en los

catálogos de los diferente circuitos combinacionales

integrados.

(3)

CIRCUITOS COMBINACIONALES

Contenidos:

§

Multiplexores.

§

Codificadores.

§

Decodificadores y Demultiplexores.

§

Decodificadores excitadores.

§

Generadores-comprobadores de paridad.

§

Comparadores binarios.

§

Circuitos sumadores.

§

Circuitos restadores.

Bibliografía:

§“Fundamentos de Sistemas Digitales” (7ª edición).

Capítulo 6.

Thomas L. Floyd. Edit: Prentice Hall.

(4)

SISTEMAS COMBINACIONALES

CONVENIOS PARA SALIDAS Y ENTRADAS

DE CONTROL

      C B A

Activas a Nivel Bajo (cero lógico)

     F E D

Activas a Nivel Alto (uno lógico)

REPRESENTACION

0 1 2 3 4 5 6 7 E EO A0 A1 A2 G

ENABLE:

HABILITA EL FUNCIONAMIENTO

CUANDO ES ACTIVO

DISABLE

:

DESHABILITA EL FUNCIONAMIENTO

(5)

SISTEMA

E 0 E 1 E 2 E N S 0 S 1 S 2 S M C 0 C1 C2

LINEAS

DE

ENTRADA

LINEAS

DE

SALIDA

LINEAS DE CONTROL

COMBINACIONAL

ENABLE

DEFINICION:

Tabla de Verdad

Cronograma

E3 E2 E1 E0 S1 S0

1 X X X

Z Z

0 1 1 0

1 0

0 X 0 0

0 1

0 X 1 0

1 1

0 X 0 1

1 1

S

1

=

E E

3

·

2

+

E E

0

·

1 t t t t t L 5 L 4 L 3 L 1 L 0

(6)

MULTIPLEXORES

MULTIPLEXOR ENTRADA DE DATOS N ENTRADA DE ENABLE ENTRADAS DE SELECCION SALIDA E _P

N = 2

P

E ENTRADAS DE SELECCION SALIDA

(7)

MULTIPLEXOR CON ENTRADA DE VALIDACION

SELECCION VALIDACION

ENTRADAS

SALIDA

S1 S0 E I0 I1 I2 I3 Z X X L X X X X L L L H I0 X X X I0 L H H X I1 X X I1 H L H X X I2 X I2 H H H X X X I3 I3

Z = E(S

₁

S

₀

I

₀

+ S

₁

S

₀

I

₁

+ S

₁

S

₀

I

₂

+ S

₁

S

₀

I

₃

)

Z E I0 I1 I2 I3

(8)

Data 2 Select Data 1 2G 2C3 2C2 2C1 2C0 A B 1C3 1C2 1C1 1C0 1G 1Y 1 6 5 4 3 2 14 10 11 12 13 15 7 2Y 9 FUNCTION TABLE INPUTS STROBE OUTPUT

SELECT DATA STROBE

G OUTPUT Y B A C0 C1 C2 C3 G Y X X X X X X H L L L X X L L L L X X L H L H L X L L L H H X L H H L X X L L H L X L H H H X L L L H H X X X H L H

Select inputs A and B are common to both sections.

L X X X X L X H X H X X X X X

74153.- DOBLE MULTIPLEXOR 4:1

(9)

DE UN MULTIPLEXOR

MULTIPLEXOR DE 32 ENTRADAS:

• SE NECESITAN 5 ENTRADAS DE DIRECCIONAMIENTO • 4 MULTIPLEXORES DE 8 ENTRADAS • 1 MULTIPLEXOR DE 4 ENTRADAS 1 8 8 : 1 9 16 8 : 1 25 32 8 : 1 17 24 8 : 1 4 : 1 SALIDA ENTRADAS

(10)

EJEMPLO DE MULTIPLEXORES:

SE PRETENDE MULTIPLEXAR 4

FUENTES DE DATOS DE 4 BITS CADA

UNA, HACIA UN RECEPTOR. REALIZAR

EL CIRCUITO EMPLEANDO EL C.I. 74153.

¿ CUANTOS MULTIPLEXORES

SERAN NECESARIOS ?

¿ CUANTAS ENTRADAS SE USARAN

DE DICHOS MULTIPLEXORES ?

(11)

CODIFICADORES

EXCITANDO UNA ENTRADA SE GENERA UN

CODIGO DE N BITS EN LAS SALIDAS

M

≤

2 N

CODIFICADOR ENABLE M ENTRADAS N SALIDAS

(12)

CODIFICADOR CON PRIORIDAD

74148 (8 LINEAS A 3 LINEAS CON PRIORIDAD)

11 A0 9 1 A1 7 A2 6 GS 14 EO 15 12 2 13 3 1 4 2 5 5 EI 4 7 3 6 10 0 FUNCTION TABLE INPUTS OUTPUTS EI 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO H X X X X X X X X H H H H H L H H H H H H H L L X X X X L L L L H L X X X X L H L L L H L X X X L H H L H L H L X X X L H H H L H L H L X X X L H H H L L H L X X L H H H L L H L X L H H H H H L H L L H H H H H H H H H H L H H X X X X H H H X X X H H H H X H H H H H L H L H L H L

(13)

AMPLIACION: CODIFICADOR 16:4

0 1 23 4 5 67 EI EO A0 A1 A2 GS '148 0 1 23 4 5 67 EI EO A0 A1 A2 GS '148 '08 0 1 23 4 5 67 8 8 9 10 11 12 13 14 15 Enable (active low) 01 2 3 Encoded Data (active low)

Priority Flag (active low) 16-Line Data (active low)

0 1 23 4 5 67 EI EO A0 A1 A2 GS '148 0 1 23 4 5 67 EI EO A0 A1 A2 GS '148 '00 0 1 23 4 5 67 8 8 9 10 11 12 13 14 15 Enable (active low) 01 2 3 Encoded Data (active high)

Priority Flag (active high) 16-Line Data (active low)

(14)

DECODIFICADOR

Ejemplo de un decodificador de dos entradas y cuatro salidas

DECODIFICADOR E A₀ A₁ A₂ A₃ I₀ I₁

Diagrama lógico:

E A0 A1 A2 A3 I0 I1

Tabla de funcionamiento:

E

I

1

I

0

A

0

A

1

A

2

A

3

1 X

X

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

(15)

DEMULTIPLEXOR

Ejemplo de un demultiplexor de cuatro salidas:

DEMULTIPLEXOR E A₀ A1 A2 A3 I₀ I₁ DE 4 CANALES Entrada Entradas de control Salidas

Diagrama lógico:

E A0 A1 A2 A3 I0 I1

Tabla de funcionamiento:

E

I

₁

I

₀

A

₀

A

₁

A

₂

A

₃

1 X

X

1

0

1

0

1

0

1

0

1

0

1

0

1

(16)

FUNCTION TABLE INPUTS OUTPUTS ENABLE SELECT OUTPUTS ENABLE G _B _A _Y0 _Y1 _Y2 _Y3 H X X H H H H L L L H H L L H L H L H L H L H H H H H L L H H H H L H logic diagram Select Inputs Select Inputs 2B 2A Enable 2G 1B 1A Enable 1G Data Outputs 2Y3 2Y2 2Y1 2Y0 1Y3 1Y2 1Y1 1Y0 1 2 3 15 14 13 4 5 6 7 12 11 10 9

(17)

Ejercicio Decodificador:

Para una aplicación se requiere decodificar un número en

binario de cinco bits. Usando el C.I. 74154 (decodificador4:16)

implementar el circuito.

El número binario de entrada está representado en el formato:

A

₄

A

₃

A

₂

A

₁

A

₀ 6 0 1 2 3 4 5 7 8 9 10 11 12 13 14 15 74154 1 2 4 8 6 0 1 2 3 4 5 7 8 9 10 11 12 13 14 15 EN 6 0 1 2 3 4 5 7 8 9 10 11 12 13 14 15 74154 1 2 4 8 22 16 17 18 19 20 21 23 24 25 26 27 28 29 30 31 EN A₀ A₁ A₂ A₃ A₄ A₄

(18)

DECODIFICADORES

BCD - 7 SEGMENTOS

• A diferencia de los Decodificadores pueden

activar varias salidas al mismo tiempo.

• Son capaces de proporcionar corriente (salidas

activas a nivel alto, para displays de cátodo

común) o absorberla (salidas activas a nivel bajo,

para displays de ánodo común).

DECODIFICADOR EXCITADOR CÓDIGO DECODIFICADOR CÓDIGO CODIFICADOR 0 15 TRANSCODIFICADOR DECODIFICADOR

(19)

DECODIFICADORES

BCD - 7 SEGMENTOS

DISPLAY DE 7 SEGMENTOS

• NOMENCLATURA

a

f

e

b

c

g

d

• CONFIGURACIÓN Y CONEXIONES DE LOS LED´s:

a

b

c

d

e

f

g

a

b

c

d

e

f

g

GND VCC

(20)

54/7446- 54/7447A- 54LS/74.S47- 74246-74247 (ÁNODO COMÚN) 54/7448 -74248 (CÁTODO COMÚN)

DECODIFICADORES/DRIVERS DE BCD A 7 SEGMENTOS

• A, B, C, D: Dato BCD.

• LTN : Entrada para encender todos los leds. • BIN: Entrada para apagar todos los leds.

• RBIN-RBON: Encadenamiento para apagar

los dígitos no significativos.

(21)

Estructura interna

(22)

g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 1 Blanked Blanked 0 0 1 0 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 g f e d c b a BI/RBO RBI LT 8 4 2 1 7447 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 1 ₀ 0

Aplicación: representación de un número de cuatro cifras en BCD

a)Número entero

(23)

GENERADORES/DETECTORES DE PARIDAD

• En la transmisión de datos (sobre todo en la

serie), se pueden producir errores.

• Las soluciones son :

- Añadir bit de paridad.

- Usar códigos especiales (CRC,GRAY..).

TRANSMISOR

Dato entrada

RECEPTOR

PARIDAD:

Se añade un bit (bit de paridad) más a

la información (Dato entrada), para que el número

de unos en el mensaje con paridad sea par

(CRITERIO DE PARIDAD PAR) o impar

(CRITERIO DE PARIDAD IMPAR).

Dato salida Perturbaciones

Mensaje con paridad (dato de entrada + bit

(24)

GENERADORES DE PARIDAD

CASO DE 2 BITS

B1 B0 EP OP

0 0 0 1

0 1 1 0

1 0 1 0

1 1 0 1

EP: PARIDAD PAR

OP: PARIDAD IMPAR

EP = B1.B0 + B1.B0 = B1

⊕

B0

OP = EP

(25)

54/74180 - 180b-280- 280b : GENERADOR/DETECTOR DE PARIDAD

• A, B, C, D, E, F, G, H: Dato entrada. • EVNI, ODDI : Entradas para

seleccionar el tipo de paridad y permitr conectar varios en cascada.

• Σ EVNS, Σ ODDS: Salidas que contienen el bit de paridad par y el impar.

(26)

54/74180 - 180b-280- 280b : GENERADOR/DETECTOR DE PARIDAD

• ESTRUCTURA INTERNA:

• PUEDE USARSE COMO:

-COMPROBADOR DE PARIDAD (PAR O IMPAR)

SOBRE 9 BITS DE ENTRADA (8 DE DATOS Y UNO DE PARIDAD) -GENERADOR DE BIT DE PARIDAD, PARA FORMAR UN CÓDIGO DE 9BITS.

(27)

COMPARADORES BINARIOS

CASO DE 2 BITS

A B E G L

0 0 1 0 0

0 1 0 0 1

1 0 0 1 0

1 1 1 0 0

A, B:

Entradas

E:

Salida de igualdad (A = B)

G:

Salida que indica A > B

L:

Salida que indica A < B

G = A.B L = A.B

E = G + L

(28)

54/7485 : COMPARADOR (BINARIO O BCD) DE 4 BITS

Entradas:

• A0..A3: Dato de entrada A.

• B0..B3: Dato de entrada B.

• A < B: Entrada que indica que en la comparación de nivel anterior A ha sido menor que B (conexión en cascada).

• A = B: Entrada que indica que en la

comparación de nivel anterior A=B. • A > B: Entrada que indica que en la comparación de nivel anterior A>B.

Salidas

• A<B, A=B, A>B: Salidas que indican el resultado de la comparación.

(29)

54/7485 : COMPARADOR (BINARIO O BCD) DE 4 BITS

(30)

SUMA: Circuitos Sumadores

0

1 +

0

1

0

1

1 +

1

0 Acarreo

En Binario:

Circuito Semisumador:

A B

S C

0

1

0

1

0

1

0

1

0

1

A B S C

AB

C

B

A

B

A

B

A

S

=

⊕

=

+

=

(31)

SUMA: Circuitos Sumadores

En general las magnitudes a sumar

serán

PALABRAS de N bits

y para

poder sumarlas habrá que considerar el

ACARREO PREVIO

SEMISUMADOR SEMISUMADOR

An Bn

Sn

Realización con Circuitos Semisumadores

CIRCUITO SUMADOR COMPLETO:

A A B B S C S C

(32)

SUMA: Circuitos Sumadores

Circuito Sumador Completo:

TABLA DE VERDAD

A

n

B

n

C

n-1

S

n

C

n

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

1 (

n

)

n

B

A

B

A

C

B

A

S

+

⊕

=

⊕

=

−

1

(33)

Realización con puertas lógicas:

CIRCUITOS SUMADORES DE N BITS:

A) Suma Paralelo, Acarreo Serie

An Bn Sn C_n-1 C_n C₁ A1 S1 B1 S0 A0 B0 C_-1 C₀

F

Introduce el retardo de la propagación

An Bn

Cn

Sn

(34)

Suma Paralelo - Acarreo Serie

Tiempo de Propagación

A B C

_in

C

_out

Σ

A B C

_in

C

_out

Σ

A B C

_in

C

_out

Σ

A B C

_in

C

_out

Σ

1 0

1 1

1

0 1 0

1 1 1 1 1 1 1 1

LSB

MSB

8ns

32ns

(35)

B) Suma Paralelo, Acarreo Paralelo

(

Carry Look-Ahead

)

Estudio del acarreo:

An

Bn

C

n-1

C

n

0

1

0

1

0

1

0

1

0

1

0

1

1 PROPAGACIÓN:

GENERACIÓN:

1 −

=

_n n

C

n n n

A

B

P

=

⊕

1 =

n

C

n n n

A

B

G

=

⋅

El acarreo puede expresarse como:

(

⊕

)

−1

=

+

⋅

=

_n _n _n _n _n n

A

B

A

B

C

No se genera

Se propaga

Se genera

(36)

1 0 1 1 0 1 1 2 1 1 1 0 1 2 0 1 2 1 2 2 1 2 2 2 1 0 1 0 1 1 0 1 1 1 1 0 0 0

...

....

− − − − − − − − −

+

=

+

=

+

=

+

=

+

=

+

=

C

P

G

P

G

P

G

P

G

C

P

G

P

G

P

G

C

P

G

C

P

G

P

G

C

P

G

C

P

G

C

n n n n n n n n n n n

Dando valores a “n”:

La complejidad circuital aumenta con el número de bits

EJEMPLO:

Para n=3

A3 B3 P3 G3 A2 B2 P2 G2 A1 B1 P1 G1 A0 B0 P0 G0 C3 C-1

(37)

B₃B₂B₁B₀A₃A₂A₁A₀ GENERADOR GENERADOR B₃B₂B₁B₀A₃A₂A₁A₀ S₃S₂S₁S₀ SUMADOR TOTAL C₃ 4 BIT C_-1 ACARREO SERIE B₇B₆B₅B₄A₇A₆A₅A₄ S₇S₆S₅S₄ B₃B₂B₁B₀A₃A₂A₁A₀ S₃S₂S₁S₀ SUMADOR TOTAL C₃ 4 BIT C_-1 ACARREO SERIE B₃B₂B₁B₀A₃A₂A₁A₀ S₃S₂S₁S₀ B₇B₆B₅B₄A₇A₆A₅A₄ B₃B₂B₁B₀A₃A₂A₁A₀ B₃B₂B₁B₀A₃A₂A₁A₀

C

_-1

(38)

74LS283

Símbolo

Patillaje

(39)

- Sistema de votación utilizando sumadores

completos y sumadores de 4 bits en paralelo.

SI NO SI NO SI NO SI NO SI NO Vcc A B C_in Σ Σ C_out A B C_in Σ Σ C_out 1 2 3 4 A 1 2 3 4 B 1 2 3 4 Σ ΣΣ BCD to 7 seg decod. A B C_in Σ Σ C_out A B C_in Σ Σ C_out 1 2 3 4 A 1 2 3 4 B 1 2 3 4 Σ ΣΣ BCD to 7 seg decod.

SI

NO

(40)

CIRCUITOS RESTADORES

REALIZACIÓN DE LA RESTA COMO UNA SUMA:

A - B = A + ( - B )

• Para poder utilizar números negativos se usará:

@

Complemento a dos.

OPERACIÓN A-B:

• COMPLEMENTO A DOS:

A + C2 (B) = A + 2

p

B=2

p

+ A - B

1) A>B

: resultado positivo en

p-1

bits.

(41)

CIRCUITO COMPLEMENTADOR

M EI SALIDA 0 0 Dato negado 0 1 Puesta a 1 1 0 Dato 1 1 Puesta a 0

Entradas

Salidas

Datos

Control

Ai M EI Yi

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

A0 A1 A2 A3 EI M

(42)

CIRCUITO RESTADOR

EN COMPLEMENTO A2

A_{3 .}A₂A₁A₀ Y₃Y₂Y₁Y₀ CIRCUITO COMPLEMENTADOR

E

M A_{3 .}A₂A₁A₀ S₃S₂S₁S₀ C_-1 B_{3 .}B₂B₁B₀ C₀ OPERANDO A OPERANDO B SUMA / RESTA

M

M=0 Resta M=1 Suma 0