Electrónica. Front-End. para el HADES. Daniel Belver LabCAF, Universidad de Santiago de Compostela

(1)

Electr

ó

nica

Front

-

End

para el

muro

tPRCs

del espectr

ó

metro

HADES

Daniel Belver – LabCAF, Universidad de Santiago de Compostela

(2)

Í

NDICE

El espectrómetro HADES.

Las RPCs de HADES.

Electrónica Front-End (FEE) para las RPCs de HADES.

• Arquitectura de la FEE.

• Diseño de la DaughterBOard.

• Diseño de la MotherBOard.

• Tarjeta de baja tensión.

DAQ: tarjeta TRB de adquisición.

Resultados para beam de

12

_{C+Be-Nb (GSI, Oct07).}

(3)

HADES:

H

igh

A

cceptance

D

i

-

E

lectron

S

pectrometer

(GSI,

Darmstadt

-

Alemania)

•

• HADES (GSI, Darmstadt) es un espectrómetro desarrollado para analizar

las propiedades de la materia en colisiones nucleares a 2.GeV. • Colaboración 200 investigadores, 20 laboratorios y 12 países.

HADES vista lateral HADES corte vertical

Muro RPCs

Beam

(4)

RPCs

EN HADES

Aceptancia geométrica

~100%

1 sector Æ ~100celdas x 2capas=200 celdas Celdas aisladas: crosstalk<1%

RPC doble capa

6 sectores Æ ~1200 celdas

Left Center Right

~200 celdas

(5)

Arquitectura de FEE y DAQ (I)

2 tarjetas para FEE: Motherboard (MBO) + Daughterboard (DBO). • DBO Amplificación y digitalización (4canales).

- 1 etapa amplificación, salida digital LVDS y QtoW para medir la carga.

• MBO Tensión, señal de test, comunicación con DAQ (32 canales).

- Reguladores, thresholds DACs, señales de test, lógica del trigger.

TRB Tarjeta de adqusición (controlable con un PC).

DBOs MBOs

RPC

MBO

DBO RPC

(6)

MB DB RPC signals RPC signals RPC cells Front End Ethernet TRB

Data acquisition system

5V,-5V,3.3V DC-DC converter 48V 5 3.3 -5 Commercial power supply

Low voltage system

Trigger Trigger

Trigger

Arquitectura de FEE y DAQ (II)

(7)

Trigger

Arquitectura de FEE y DAQ (II)

(8)

Trigger

Arquitectura de FEE y DAQ (II)

(9)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

Parte analógica PHILIPS BGM1013 amp (35.5dB,1GHz) TI OPA690 amp para QtoW Parte digital

Comparador MAX9601 dual PECL: Latch Enable para formar la señal de salida Conversor TI SN65LVDS100 PECL-LVDS

Transistor PHILIPS BFT92 PNP (5 GHz) para sumar el trigger de multiplicidad

(10)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

Parte de la FEE conectada a las celdas RPC (diseñada en USC). Tiempo y carga codificadas en una señal digital LVDS.

Consumo ≈500mW/ch.

Tiempo llegada (medida ToF) Æ flanco subida.

Carga de las señales RPC (medida QtoW) Æ anchura pulso.

Carga-anchura Tiempo llegada

(11)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

Interfaz entre DBOs y TRB (diseñada entre GSI y IFIC-Valencia).

MBO es el soporte para 32 canales (8 DBOs) y 12 canales (3 DBOs) para miniMBOs.

1 sector completo Æ 12x8+4x3 MBOs= 108 DBOs.

(12)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

Connector to DB

Low level trigger (N to 1) Connector to TRB _{+5V -5V +3.3V} DC input Test signal distribution LVDS conv DAC inverters DAC inverters DAC inverters DAC inverters DAC inverters DAC inverters DAC inverters DAC inverters DC filter DC filter DC filter DC filter

Connector to DB Connector to DB Connector to DB Connector to DB Connector to DB Connector to DB Connector to DB

(13)

Trigger

Arquitectura de FEE y DAQ (II)

(14)

Trigger

Arquitectura de FEE y DAQ (II)

(15)

Tarjeta de baja tensi

ó

n

Basadas en módulos convertidores DC-DC con filtros en entradas y salidas (diseñada en Valencia):

- Entrada: +48V Æ Salidas: +5V, -5V, +3.3V.

- Preparado para monitorizar corriente y tensión. - 1 tarjeta alimenta ½sector = 6MBOs + 2 miniMBOs. - Resolución en tiempo es similar a PS lineales.

(16)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

TRB (TDC Readout Board)

128 multihit TDC channels

(CERN’s HPTDC)

Computing power: FPGA+DSP

Control: ETRAX single chip

computer + UNIX

Comunications:

Ethernet+optical link (2Gbit/s)

Diseñada en GSI

(ver charla D.

González-Díaz)

(17)

DaughterBOard

-

_-

MotherBOard

_MotherBOard

-

_-

TRB

_TRB

Actual diseño TRB

1 sector completo RPC

3 TRBs + 1 TRB

12 MBOs 4 miniMBOs

(18)

Setup

experimental en

12

12 _C

_C

_beam

LV 48VDC MBs DBs TRBs MBOs miniMBOs

(19)

Resoluci

ó

_ó

n temporal de la FEE

_{n temporal de la FEE}

ToF threshold=-15mV

<σ_ch>≈40ps

Resolución temporal cadena FEE ≈ 40ps/ch (DBO+MBO+TRB) Resolución temporal FEE ≈ 15ps/ch (DBO+MBO)

(20)

Resoluci

ó

_ó

n temporal FEE+RPC

_{n temporal FEE+RPC}

ToF threshold=-50mV Time difference (ps) σ_ch=106ps Sin corrección Time difference (ps) σ_ch=75ps

Con corrección carga

Resolución temporal FEE+RPC ≈ 75ps/ch 5600V<HV<6000V

(21)

Medidas

QtoW

_QtoW

ToF threshold=-50mV

Espectros de carga

(22)

Conclusiones

FEE características:

- Motherboard+Daughterboard para amplificación y digitalización. - Tarjeta TRB para la adquisición.

- Moderado consumo, ≈650mW/ch DBO+MBO.

- Resolución temporal media FEE de 15ps/canal (DBO+MBO) y 40 ps/ch con TRB.

- Resolución temporal media de 80 ps/canal con la RPC.

TRASGO:

- Aplicación inmediata para TRASGO manteniendo diseño RPCs. - Consumos por 128 canales:

• 1 TRB 10-20 W.

• 4 MBOs+32 DBOs 90-100 W.

Consumo total ≈120 W/TRB