MULTIVIBRADORES
BIESTABLES (FLIP-FLOP)
Ing. Raúl Rojas Reátegui
También llamados Flip-Flop, están diseñados con arreglos de compuertas lógicas NOR o NAND retroalimentados. Estos circuitos biestables son capaces de almacenar un 0 o 1 lógico.
El resultado depende sólo de las entradas, esto permite hacer aplicaciones mas interesantes, donde necesitamos circuitos que puedan “recordar” su estado y que actúen según su estado y las entradas.
DEFINICIÓN
Para utilizar sus valores previos, los circuitos secuenciales recurren a la realimentación.
La realimentación se produce cuando una salida se conecta a una entrada.
RETROALIMENTACIÓN
También denominado latch biestable o flip-flop RS asíncrono. Son componentes que no necesitan de una señal de reloj para almacenar un bit.
Posee dos líneas de entrada Reset (R) y Set (S), además de dos líneas de salida Q y Q’.
Pueden ser diseñados a base de compuertas lógicas básicas AND, OR, NOT, NOR y NAND. En todos los casos deben cumplir la ecuación:
FLIP-FLOP RS ASÍNCRONO
𝑄 = 𝑆 + 𝑅 * Q
𝑸 = 𝑺 + 𝑹 * Q
ENTRADAS SALIDA
S R Qn+1
0 0 *
0 1 1
1 0 0
1 1 Qn
A los efectos del análisis de los estados, podemos considerar que el flip-flop SR tiene en realidad 3 entradas: S, R, y su salida actual Q(t).
ENTRADAS SALIDA
S R Qn Qn+1
0 0 0 *
0 0 1 *
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
ENTRADAS SALIDA
S R Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 *
A los efectos del análisis de los estados, podemos considerar que el flip-flop SR tiene en realidad 3 entradas: S, R, y su salida actual Q(t).
ENTRADAS SALIDA
S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 *
1 1 1 *
Son aquellos que incluyen una señal de reloj. Se diseñan a partir de Flip Flop RS asíncrono al que se le incluye un circuito disparador diseñado a base de compuertas lógicas NAND
Flip-Flop síncronos
2. Clasificación según el componentes utilizado para generarlo.
a) Señal de reloj generada por osciladores: Son circuitos integrados que obtienen a partir de una señal continua una señal de reloj astable o monoestable. Los CI mas representativos son el 555 y el 556.
b) Señal de generado por compuertas lógicas: Utiliza CI TTL y CMOS con compuertas NOT, NAND y NOR, para generar señales de reloj astable o monoestable.
c) Señal de reloj generada por moduladores de ancho de pulso: Son CI PWM (Pulse Width Modulation) se utiliza para generar señales de reloj astable o monoestable. Los Ci mas representativos son el TL494 y SC6200
d) Señal de reloj generada por Lazo seguimiento de Lazo: Son CI PLL (Phase Locked Loop), pueden generar señales de reloj astable y monoestable. Los CI mas representativos son el 4046 y 565.
b) Señal de generado por condensador de cristal: Utiliza condensadores de cristal o cuarzo para, para generar señales de reloj astable o monoestable.
Flip-flop RS sincrónico
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
CK
S Q
R Q set
reset clock
S
Q R
Encontrar Q para las señales R, S dadas usando RS síncrono
t
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
CK
S Q
R Q CK
S
Q R
t CK
Encontrar Q para las señales R, S dadas usando RS síncrono
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
CK
S Q
R Q
S Q
Q R
CK
Flip-flop RS sincrónico
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
Flip-flop RS sincrónico
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
CK
S Q
R Q set
reset clock
S
Q R
Encontrar Q para las señales R, S dadas usando RS síncrono
t
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 -
CK
S Q
R Q CK
Ejercicio
Otra modificación al flip-flop SR es el denominado flip-flop D.
Elimina el estado inestable asegurando que siempre S y R son mutuamente inversas
Note que retiene el valor de la entrada al pulso de clock, hasta que cambia dicha entrada, pero al próximo pulso de clock.
Flip-flop D
El flip-flop D es el circuito fundamental en:
una celda de 1 bit de memoria RAM, de tecnología estática (de las que nos
ocuparemos en breve).
un bit de un registro de un controlador Entrada Salida.
un bit de un registro que compone la arquitectura de la CPU
Flip-flop D
Registro de 4 bits compuesto por 4 flip-flop D.
Registros
CK D Q data
CK D Q
CK D Q
CK D Q
Registro de desplazamiento
basado en flip-flop D
Limitaciones de los flip-flop
CK
D Q
Q data
clock CK
D Q
Q
Ciclo de reloj
tpd
tpd
Cuando se conectan en cascada para construir circuitos secuenciales, el tiempo de propagación tpd, que es el que tarda la entrada del latch en
grabarse a su salida, puede hacer que una entrada tome el nuevo estado en tpd en lugar de en el ciclo siguiente de clock.
Se trata de dispositivos transparentes.
La entrada se propaga a la salida luego de tpd.
¿Cómo se arregla esto?
Flip-flops Master Slave
Son dispositivos de almacenamiento no transparentes
CK
S2 Q2
Q2 R2
CK
S1 Q1
Q1 R1
S
R
Q
Q Ciclo de reloj
tpd
tpd Q1
Q2
La idea es convertir el flip-flop SR en un flip-flop estable. Es posible realizar esta modificación.
El flip-flop modificado se denomina JK.
“JK” en honor de Jack Kilby (inventor del circuito integrado).
Flip-flop JK
Flip-Flop JK
A la derecha podemos ver el circuito lógico de flip-flop SR modificado.
La tabla característica indica
que es estable para cualquier
combinación de sus entradas.
Los circuitos digitales se pueden ver desde dos puntos de vista: análisis digital y síntesis digital.
El Análisis Digital explora la relación entre las entradas a un circuito y sus salidas.
La Síntesis Digital crea diagramas lógicos utilizando los valores expresados en una tabla de verdad.
Los diseñadores de circuitos digitales deben tener en cuenta el comportamiento físico de los circuitos electrónicos, es decir existen retardos de
propagación, los cuales pueden incidir cuando las señales toman distintos caminos, en la tabla de
verdad de todo el sistema.
Diseño de circuitos
Un contador binario es otro ejemplo de circuito secuencial.
El bit de menor orden se complementa a cada pulso de clock.
Cualquier cambio de 0 a 1 , produce el próximo bit
complementado, y así siguiendo a los otros flip- flop.
