DISEÑO DE UN CONTADOR GEIGER CON CAPACIDAD
DE AUTOVERIFICACIÓN INTEGRADA
Peretti, Gabriela (1); Romero, Eduardo (1); Cejas, Marcelo; Marqués, Carlos (2) (1) Grupo de Investigación y Servicios en Electrónica y Control - Facultad Regional Villa María
Universidad Tecnológica Nacional
Av. Universidad 450 - CP 5900 – Villa María – Córdoba – Argentina email: stecnica@frvm.utn.edu.ar
(2) Grupo de Desarrollo Electrónico e Instrumental-Facultad de Matemática, Astronomía y Física Universidad Nacional de Córdoba
Medina Allende y Haya de Torre - CP 5000 Ciudad Universitaria – Córdoba – Argentina email: marques@famaf.unc.edu.ar
INTRODUCCIÓN
Los Contadores Geiger1 son instrumentos destinados a detectar y medir radiación ionizante, particular-mente útiles en la inspección de áreas y/o personal. Si se los utiliza en situaciones de emergencia radioló-gica (accidentes con liberación de material radioactivo), puede ser necesario que personal ingrese a zonas con niveles de actividad desconocidos. Una lectura errónea puede conducir a una sobre-exposición y es por ello importante lograr un alto nivel de confianza en el instrumento de medición.
Las fallas en circuitos integrados CMOS VLSI (Very Large Scale Integration) pueden producirse durante su utilización en campo, debido a procesos de electromigración, corrosión, etc. Asimismo partículas alfa, radiación cósmica, estrés térmico o mecánico pueden conducir a fallas de tipo permanente o transitorio2.
Atendiendo a estas consideraciones se presenta en este trabajo el desarrollo de un ASIC(Application Spe-cific Integrated Circuit) que contiene toda la electrónica digital de un contador Geiger con capacidad de autoverificación integrada (BIST, Built In Self Test) fuera de línea, en la tecnología MTC07 de Alcatel.
DESCRIPCIÓN DEL SISTEMA
El ASIC que se desarrolla forma parte de un contador Geiger típico (fig. 1). El detector es un tubo gaseo-so de Geiger-Mueller polarizado con una fuente de tensión continua de alto voltaje. La interacción de la radiación con el detector resulta en un impulso de corriente que, amplificado y conformado, es procesado
por un sistema de conteo y visualizado en un display. El resultado se expresa en cantidad de eventos por unidad de tiempo (cuentas por minuto o por segundo).
Fig. 1: Contador Geiger típico
En la fig. 2 se muestra el diagrama de bloques de la arquitectura digital propuesta (sin el hardware BIST). Las señales de entrada son Clk (reloj general del sistema), Sel-base (selecciona el tiempo de conteo en 6 o
Fuente DC-HV 300-500V Amplificador conformador Sistema de conteo (ASIC) Display Tubo Geiger-Muller R C
60 segundos) y señal a medir (del amplificador-conformador). Las salidas del circuito son las necesarias para el manejo del display.
Fig. 2: Diagrama de bloques del circuito sin BIST
El bloque Base de Tiempo (BT) efectúa una división de frecuencia y junto con el Decodificador de Esta-dos (DE) generan las señales Ventana, que establece el tiempo de medición y Reset, que reinicia el Con-tador de Pulsos (CP).
El CP efectúa la cuenta en BCD (Binary Coded Decimal) de los pulsos de Señal a Medir. El resultado de la cuenta se registra en el Bloque Registros y se convierte a codificación 7 segmentos mediante el bloque Conversor 7 Segmentos (CS). El Bloque Detector de Cuenta Máxima (un registro) genera una señal de alarma (Overflow) si se supera la capacidad de cuenta del contador de pulsos.
ESTRATEGIA DE AUTOVERIFICACIÓN
Se adopta una estrategia de verificación fuera de línea en la cual el circuito debe sacarse de su operación normal para ser verificado. Se ha seguido un enfoque funcional sin modelo de falla3. Para la verificación de los bloques secuenciales (BT y CP), se explotan las funcionalidades intrínsecas de los bloques y no se utiliza generador de patrones de test.
Durante la verificación los bloques se conectan a un MISR (Multiple Input Signature Register) mediante un sistema de bus triestado (fig.3). Un LFSR (Linear Feedback Shift Register) sirve como generador de patrones de test para el Decodificador de Estados y el Conversor 7 Seg. Se verifican en forma secuencial Base de tiempo, Contador de Pulsos, Decodificador de Estados y por último Conversor 7 Seg. Esto per-mite utilizar un único MISR y un LFSR conduciendo a un sistema de baja sobreasignación de recursos. Los resultados del test compactados por el MISR son comparados con las firmas de los circuitos mediante un comparador. La señal Pasa/Falla indica si el circuito integrado funciona de acuerdo a lo esperado.
4 3 Sel-Base Base de tiempo (BT) Decodificador de Estados (DE)
Contador de Pulsos (CP) Registros Conversor
7 Seg. (CS) Detector Cuenta Máxima 3 4 4 4 4 4 7 7 7 Clk Señal a medir Ventana Reset Escribe registro Overflow X10 Al display
La fig. 4 muestra la estrategia utilizada para verificar la base de tiempo (CON1 a CON5 y MOD6) y el contador de pulsos (BCD1 a BCD3).
Dichos bloques se componen de contadores sincrónicos conectados en cascada de módulo diez, a excep-ción de MOD6 (módulo 6). Las entradas y salidas de cada contador , su tabla de estados y diagrama es-quemático se muestran en las figuras 5, 6, 7 y 8. Las entradas IC y EP (fig. 5 y 6) permiten la correcta operación en cascada, evitando estados no permitidos.
La estrategia consiste en particionar BT y CP en sus bloques contadores y efectuar la verificación fun-cional de los mismos en sucesivas sesiones de test. Para ello se incluyen multiplexores para deshabilitar la conexión en cascada de los bloques y permitir la manipulación de las líneas de entrada de los mismos.
La verificación se efectúa ejercitando una operación de conteo completa partiendo del estado cero. Poste-riormente se verifica la permanencia del contador en uno de sus estados bajo la condición de inhabilita-ción de cuenta.
La respuesta del contador bajo test se compacta en el MISR. Se asume que una falla en el circuito provo-ca la alteración de la secuencia del contador y consecuentemente de la firma, que se detecta por compara-ción con la del circuito sin fallas obtenida por simulacompara-ción.
Base de tiempo (BT) Contador de Pulsos (CP) Conversor a 7 Seg. (CS) Decodifica-dor de Esta-dos (DE) LFSR Buffer triestado Buffer triestado Buffer triestado Buffer triestado MISR Comparador Firma 2 Firma 3 Firma 4 Firma 1 Pasa/Falla Bus Selección firma
Contador Módulo Diez CLK RESET EP IC 4 Q0-Q3 SP
Para la verificación de los bloques DE y CS se propone un test funcional exhaustivo. Para tal fin se em-plea un LFSR de longitud máxima4 que se utiliza para generar los patrones de test. El LFSR, de 13 bits, se obtiene de la reconfiguración de los registros del sistema básico mediante el uso de multiplexores y com-puertas XOR.
Fig. 4: Verificación de la Base de Tiempo y del Contador de Pulsos N/T
Sistema de multiplexores modo test/ modo normal
MISR bus Buff 3est. IC EP SP CON1 Buff 3est. IC EP SP BCD3 Buff 3est. IC EP SP CON2 Buff 3est. IC EP SP CON3 Bufr 3est. IC EP SP CON4 Buff 3est. IC EP SP CON5 Buff 3est. IC EP SP BCD1 Buff 3est. IC EP SP BCD2 Buff 3est. IC EP SP MOD6 Comparador Firma 2 Firma 1 Pasa/Falla Selección firma
Contador Módulo Seis CLK RESET EP IC 3 Q0-Q2 SP
Fig. 6: Diagrama de E/S y tabla de estados del Contador Módulo Seis Fig. 7:.Diagrama esquemático del Contador Módulo Diez
Q Z 2 Q 0Q Z 1Q 2 Q Z 1 Q Z 0 Q Z 0 Q Z 0Q 2Q 0Q 1 S P E P R E S E T Q 2 I C Q 0 C L K Q 1U 1 9 3 A N D 2123 U 1 9 0 A N D 2 12 3 U 1 8 8 O R 2123 U 1 9 4 A N D 212 3U 1 7 8I N V12 U 1 7 6 A N D 2123U 1 8 2O R 212 3 U 1 7 7 A N D 2123 U 1 8 9D F F R 2 3 145C L K RDQQ U 1 8 1 A N D 2123 U 1 8 3D F F R 23 145C L KRDQQ U 1 9 6 A N D 31423 2U 1 8 5D F F R 3 145C L K RDQQ U 1 7 9 A N D 2123U 1 9 1 A N D 2123 U 1 8 4 O R 2 123 U 1 3 1A N D 212 3 U 1 2 9O R 2123 U 1 2 7A N D 31 4 23 U 1 3 2A N D 2123 U 1 2 8 A N D 2123 U 1 3 0O R 2123
Fig. 8: Diagrama esquemático del Contador Módulo Seis EP/ IC Estado actual 00 01 10 11 0 0/0 0/0 0/0 1/0 1 1/0 1/0 1/0 2/0 2 2/0 2/0 2/0 3/0 3 3/0 3/0 3/0 4/0 4 4/0 4/0 4/0 5/0 5 5/0 5/0 5/0 6/0 6 6/0 6/0 6/0 7/0 7 7/0 7/0 7/0 8/0 8 8/0 8/0 8/0 9/0 9 9/0 9/0 9/0 0/1
Estado siguiente / salida actual
EP/ IC Estado actual 00 01 10 11 0 0/0 0/0 0/0 1/0 1 1/0 1/0 1/0 2/0 2 2/0 2/0 2/0 3/0 3 3/0 3/0 3/0 4/0 4 4/0 4/0 4/0 5/0 5 5/0 5/0 5/0 0/1
Estado siguiente / salida actual
Q2 Q1 Q1 QZ2 QZ3 Q0 QZ0 Q1 Q1 QZ0 QZ0 QZ2 Q2 QZ0 Q2 Q3 Q0 Q0 QZ3 QZ1 QZ1 QZ1 Q3 Q0 QZ1 Q3 QZ2 U17 9 AND 2 1 2 3 U17 6 AND 2 1 2 3 U18 5 DFFR 2 3 1 4 5 CLK R DQ Q U19 0 AND 2 1 2 3 U18 4 OR2 1 2 3 U19 1 AND 2 1 2 3 U18 3 DFFR 2 3 1 4 5 CLK R DQ Q U18 2 OR2 1 2 3 U18 7 DFFR 2 3 1 4 5 CLK R DQ Q U17 8 INV 1 2 U18 0 AND 2 1 2 3 U18 6 OR2 1 2 3 U19 2 AND 2 1 2 3 U19 3 AND 2 1 2 3 U18 8 OR2 1 2 3 U18 1 AND 2 1 2 3 U20 2 OR2 1 2 3 U20 0 AND 2 1 2 3 U18 9 DFFR 2 3 1 4 5 CLK R DQ Q U20 5 AND 2 1 2 3 U20 7 AND 3 1 4 2 3 U20 4 OR3 1 2 4 3 U20 3 AND 3 1 4 2 3 U19 9 AND 2 1 2 3 U20 1 OR2 1 2 3 U17 7 AND 2 1 2 3 U19 8 AND 2 1 2 3 U19 4 AND 2 1 2 3 U19 5 AND 4 5 1 2 3 4 U20 6 AND 3 1 4 2 3 IC Q3 Q2 RESE T CLK EP SP Q1 Q0
Fig. 5: Diagrama de E/S y tabla de estados del Contador Mó-dulo Diez
RESULTADOS
El circuito se implementa con la librería de celdas estándar de la tecnología MTC07 de 0,7 µm de Alca-tel5. Los resultados se obtienen mediante simulación Spice, con los tiempos propios de dicha tecnología.
Para evaluar la efectividad de la estrategia planteada6, se adopta un modelo de falla estructural tipo stuck-at7, lo cual permite la inyección de fallas y su posterior simulación.
Si bien el enfoque de BIST funcional descrito en la literatura propone ejercitar todas las funciones del circuito bajo test, nuestros resultados muestran que para el caso de las cadenas de conteo bajo estudio, sólo son necesarias las secuencias mencionadas en el trabajo para obtener una buena cobertura de fallas de tipo estructural.
Para los circuitos secuenciales los resultados de simulación permiten determinar una cobertura de fallas del 98 %. El tiempo de test requerido para verificar cada bloque contador es de 48 microsegundos a la frecuencia de test de 1MHz.
Para los circuitos combinacionales la cobertura de fallas stuck es del 100%, con un tiempo de test de 8.2mseg.
CONCLUSIONES
Se presenta en este trabajo el diseño y simulación de un ASIC que contiene toda la electrónica digital de un contador Geiger, con capacidad de autoverificación integrada, destinada a facilitar la verificación en campo.
El hardware necesario para la verificación es mínimo y sencillo en su implementación, obteniéndose una cobertura de fallas y tiempos de test razonables para la aplicación en cuestión.
REFERENCIAS
1 H. H. Chiang, Electronics for Nuclear Instrumentation. Theory and Application. R. Krieger Publishing.
1985.
2
J. Abraham, W. Fuchs. “Fault and Error Models for VLSI”, IEEE Proc. Special Issue on Fault Toler-ance in VLSI (Mayo 1986).
3 M. Abramovici, M. Breuer, A. Friedman. Digital Systems Testing and Testable Design. IEEE Press,
1990.
4
M. Bushnell, V. Agrawal. Essentials of Electronic Testing. Kluwer Academic Publishers, 2000.
5 Alcatel NV, Standar Cell Design Data Book 0,7µm CMOS. Alcatel, 1999.
6 I. Pomeranz, S. M. Reddy, “On achieving complete fault coverage for sequential machines”, IEEE
Trans. Comput. (Marzo 1994).
