Introducción
Propósito del documento
Además de los aspectos técnicos y constructivos, esta memoria pretende mostrar el desarrollo del Trabajo Fin de Grado de Ingeniería Electrónica desde el aspecto de gestión de proyectos. El proyecto cubre la definición de los requisitos, implementación y presentación de un tablero de adquisiciones basado en "Time Interleaving".
Personal involucrado
El presente documento tiene como objetivo resumir el proceso de diseño y producción de la solución tecnológica, brindando información sobre su funcionamiento, comportamientos deseados y aspectos constructivos. El Laboratorio de Sistemas Caóticos (LSC) es quien solicita el desarrollo y es con quien se realiza la definición y posterior validación de los requisitos del proyecto.
Definiciones, acrónimos y abreviaturas
Anteproyecto
Requerimientos
En el sector de la izquierda se ubican abajo (sector celeste), la entrada de señal (a través del conector BNC-hembra) con el paso de adaptación, y arriba los reguladores de voltaje (sector rojo) y referencia de voltaje (verde) sector). La FPGA se conecta a la placa de adquisición a través de los GPIO en el DE0-Nano (Figura 2.26).
Plan de proyecto y cronograma
Proyecto
Prototipo
Para controlar el área digital de la placa (convertidores de nivel lógico, pulsadores y dip_switches) se utiliza el regulador de voltaje AMS1117 (Figura 2.6). Esta sección describe el hardware implementado en la FPGA de la placa DE0-Nano. Lo siguiente es conectar el DE0-Nano a la placa de adquisición como se ve en las imágenes.
Luego de las pruebas realizadas y la verificación del cumplimiento de los requisitos, se puede concluir que el desarrollo del tablero de adquisición se ha completado con éxito. La placa a diseñar se conecta al DE0-Nano para recibir las señales de reloj de cada ADC y enviar las muestras digitalizadas a la memoria FPGA ubicada en la placa DE0-Nano. El diseño físico de la placa de adquisición debería permitir que se conecte de forma modular a la placa DE0-Nano.
Este documento corresponde a la Especificación Técnica (ET) de la placa de adquisición basada en “Time Interleaving”. Luego, para compatibilizar los niveles lógicos de los ADC con los de la Placa de Desarrollo FPGA (DE0-Nano), se requiere una tensión de alimentación de 3,3 V. El objetivo de esta etapa es, en primer lugar, ajustar la tensión de la señal de entrada. en el rango de conversión de (ADC) que es 2 Vpp, y en segundo lugar, limitar la frecuencia máxima de entrada a 30 MHz para evitar el fenómeno de acuerdo. (RF01) (RR01).
Desde DE0–Nano, las muestras almacenadas en la memoria integrada de la FPGA se envían en serie a la placa de adquisición a través de GPIO. La placa de desarrollo DE0-Nano tiene un FPGACyclone IV E (EP4CE22F17C6) (Figura 2.25) incorporado de Altera.
Diseño final
Pruebas y modificaciones
Conclusiones
Este documento define y describe los requisitos de funcionamiento, desempeño y calidad de la placa propuesta para su adopción como parte del proyecto final de la Licenciatura en Ingeniería Electrónica de la Universidad Nacional de Mar del Plata. El diseño de la placa debe ser tal que el error de medición esté limitado únicamente por la resolución de los ADC utilizados. Por una cuestión de practicidad, se espera que las dimensiones del panel a desarrollar no superen los 15 x 20 cm (por lo que no hay límite).
En el marco del trabajo final de carrera, se propone diseñar y construir una placa de adquisición de señales, que permita el estudio de la técnica "Time Interleaving", y que funcione como interfaz para el (DE0-Nano). Se ubica en la placa de desarrollo DE0-Nano, y mediante programación con código VHDL obtiene las funciones necesarias, las cuales son: generar las señales de reloj para cada ADC, almacenar los datos digitalizados en la memoria y enviarlos a la interfaz USB de la placa de adquisiciones. Para estudiar la influencia de diferentes tipos de PRNG en la técnica de "Time Interleaving", el usuario de la placa de adquisición debe poder elegir qué PRNG se utilizará.
También es deseable que la placa a diseñar tenga unas dimensiones que no superen mucho las del DE0-Nano (5x7,5cm). Para medir la señal de interés se pretende utilizar una sonda de osciloscopio comercial. Para ello, en la etapa de ajuste de la señal, se requiere una conexión adecuada y el ajuste eléctrico necesario para la sonda de prueba.
En el marco del proyecto de examen final, se propone diseñar y construir una placa de adquisición de señales que permita el estudio de la técnica "Time Interleaving" y que actúe como interfaz con la placa de desarrollo FPGA (DE0-Nano). Al final del documento se encuentra el esquema correspondiente a los circuitos de cada bloque funcional de la placa). La Figura 2.27 muestra: la señal de entrada de 50 MHz clk_in; la señal co cuya frecuencia es la frecuencia de adquisición (60 M Hz) e ingresa al bloque adc_sel para generar el proceso de selección de ADC; la señal c1, que tiene la mitad de frecuencia y un desfase de 180◦ respecto a c0, que es el reloj de los PRNG utilizados en las pruebas; y finalmente la señal c2, que tiene una frecuencia del doble de la velocidad de grabación (120 MHz) y actúa como reloj en la memoria RAM.
Bloque uart_tx Este bloque realiza la conversión en paralelo a serie de los datos almacenados en la memoria RAM, además se agregan los bits de inicio y parada para comunicarse a 115200 baudios con el bloque UART/USB de la tarjeta capturadora.
Introducción
Descripción general
El producto consta de un sistema de adquisición de señales, que se conecta de forma modular a una placa de desarrollo FPGA. La placa permite muestrear señales de alta velocidad y transferir los datos a una computadora para su posterior análisis. Su característica más importante es la posibilidad de elegir el tipo de PRNG a utilizar, para estudiar cómo afecta al rendimiento del sistema de adquisición.
Placa de adquisición con conexiones para alimentación, sonda de prueba para medición de señal y enchufes hembra para conectar de forma modular a la placa de desarrollo DE0-Nano. El usuario podrá seleccionar el período y el tipo de PRNG a través de una variedad de interruptores en el tablero.
Requerimientos específicos
Atributos del sistema
Especificación funcional
- Ficha del documento
- Introducción
- Descripción del dispositivo
- Especificaciones funcionales
- Requerimientos no funcionales
- Requerimientos de rendimiento
El dispositivo a diseñar consta de una placa de adquisición que está compuesta por 4 ADC que pueden trabajar de forma independiente, lo que permite estudiar la técnica de “Time Interleaving”, que es el propósito del (LSC). Las muestras almacenadas en la memoria de la FPGA se envían posteriormente vía USB a un PC para su análisis. Por otro lado, el proyecto también contempla el desarrollo del código VHDL para programar la FPGA Cyclone IV E contenida en la placa de desarrollo DE0-Nano.
Su propósito es ajustar la señal de entrada a una amplitud de 2Vpp, que es el rango de conversión de los ADC, agregar un voltaje de compensación para centrar la conversión a la mitad de los ADC y, finalmente, la frecuencia máxima de la señal de entrada limitante para evitar El fenómeno del alias. Se encarga de digitalizar la señal de entrada con una resolución de 8 bits y ajustar el nivel de voltaje para que sea compatible con el de la FPGA. Este módulo en la placa de adquisición recibe datos en formato serie desde la FPGA y los envía vía USB a una PC.
Este bloque recibe la tensión de alimentación general (±15 V) y se encarga de generar otras tensiones de alimentación para cada sector del tablero. La técnica de "entrelazado de tiempo" que (LSC) quiere estudiar requiere que los ADC muestreen en una secuencia basada en un PRNG seleccionado por el usuario, es decir, una línea de reloj específica para cada ADC en la placa. Para estudiar los patrones y hacer inferencias, la placa debe poder enviar los patrones digitalizados almacenados en la memoria FPGA a una PC.
Especificación Técnica
- Ficha del documento
- Introducción
- Descripción del dispositivo
- Hardware
- DE0-Nano
- PCB
Según las especificaciones de los componentes de la placa, se estima que se requiere una corriente de aproximadamente 600 mA desde una fuente de +5 V. Finalmente, los ADC requieren una referencia de voltaje estable a partir de la cual realizar la conversión de analógico a digital. Estos dispositivos tienen excelentes propiedades en términos de estabilidad del voltaje de salida frente a cambios de temperatura y voltaje de suministro.
Para el buffer y los filtros de paso bajo se utiliza un amplificador operacional LM7171 (SOIC-8) (Figura 2.15) de National Semiconductor, el cual tiene un ancho de banda (BW. En las siguientes figuras se puede ver la respuesta en frecuencia (simulación realizada). software LTSpice) del escenario completo ajustando la señal. El pin de reloj de cada ADC está conectado a otro pin de la FPGA, que enviará una señal de reloj basada en un PRNG seleccionado por el usuario para que sea compatible con RF02.
En este sector de la placa, mediante el IC FT232R (SSOP-28) (Figura 2.23a), se realiza la conversión a USB, posibilitando la conexión a una PC para enviar las muestras recibidas (RF04). Utilizando el software Quartus ii 13.1, se desarrolla código VHDL y se generan archivos que se cargan en la memoria de inicialización (FPGA Serial Configuration Device) del DE0–Nano para que, cuando se encienda el dispositivo, la FPGA adopte las funcionalidades necesarias. bloque const_leds En este bloque se puede ingresar un valor binario, que imprime un patrón de luz fijo en los LED del DE0-Nano.
En el diseño del PCB la principal prioridad es permitir una conexión modular a la placa DE0-Nano (RNF01), para lo cual deberá contar con 2 sockets hembra de 2x20 pines, alineados y separados según las dimensiones físicas del DE0- Nano GPIO. La implementación de todos los casos de prueba se propone dentro del Laboratorio de Componentes (LC) de la Facultad de Ingeniería de la UNMDP.
