Diseño con FPGA's

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Diseño e implementación de un sistema de reconocimiento biométrico multimodal sobre dispositivo FPGA

Diseño e implementación de un sistema de reconocimiento biométrico multimodal sobre dispositivo FPGA

• I 2 C [19]: Este bus fue diseñado por la compañía Philips a principios de 1980, como método de interconexión entre un PC y varios dispositivos. Se trata de un bus de comunicación síncrono, es decir, la señal es controlado por un mismo reloj. El bus se forma de dos hilos (SDA “datos” y SCL “reloj”), incluyendo una masa de referencia. Las velocidades de comunicación oscilan entre los 100 Kbits/s (“Standard”) hasta los 400 Kbits/s (“Fast”) en algunos lo supera hasta 3,4 Mbits/s (“High-speed”). La distancia entre los dispositivos de comunicación varia llegando a ser 2 o 3 metros. El protocolo de comunicación se constituye de un inicio de transmisión, multitud de bytes (8 bits y un ACK) y un paro de transmisión, en cada flanco de SCL existe un valor nuevo de SDA. Los bytes que son enviados a través del SDA indican la dirección del dispositivo con el cual se desea entablar una comunicación, además de la información necesaria para la realización de alguna acción. El bit de ACK es la respuesta del dispositivo esclavo para determinar si la comunicación ha sido correctamente recibida. Al ser compartida la línea del SDA entre los dispositivos es de obligación enviar la dirección en primer lugar. La imagen muestra de una forma más detallada y sencilla dicho protocolo:
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Diseño ,  Construcción y Control de un robot móvil tipo uniciclo utilizando FPGA´s

Diseño , Construcción y Control de un robot móvil tipo uniciclo utilizando FPGA´s

En este subvi se realiza el tratamiento del dato para su posterior transmisión hacia el PC vía comunicación serial [41] por bluetooth, los datos transmitidos son Xn, Yn, Xn+1 y Yn+1. Estos datos son transmitidos uno por uno para permitir la visualización del seguimiento de la trayectoria y el comportamiento del robot en el VI del PC. El tratamiento que se le da al dato es el siguiente: primero se determina si el número es positivo o negativo, inmediatamente después se separa el dato de las decenas y las unidades, después uno por uno se determinan los tres primeros números decimales después de la coma para ser transmitidos. Una vez separados cada número desde la decena hasta el tercer decimal después de la coma se procede a su transmisión, para ello se cuenta con una memoria auxiliar en el FPGA (serial_aux) que permite ubicar de forma temporal 9 elementos que conforman la cadena de datos a transmitirse, estos 9 datos son:
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Diseño de filtros digitales tipo FIR, iir y adaptativos utilizando FPGA

Diseño de filtros digitales tipo FIR, iir y adaptativos utilizando FPGA

En el hardware digital, los números son almacenados en palabras binarias. Una palabra binaria es una secuencia de longitud finita de bits (1’s y 0’s). La forma como los componentes hardware o las funciones software interpretan esta secuencias de 1’s y 0`s se define por el tipo de dato. Los números binarios son representados como tipo de datos en punto fijo o punto flotante [18]. En la aritmética de punto fijo, el punto binario se encuentra siempre en la misma posición, es decir, existirán 1 bit para signo, m bits para la parte entera y n bits para la parte decimal. En algunos casos puede ocurrir que m = 0 (no existe parte entera) o bien, n = 0 (no existe parte decimal). En cambio, para la aritmética de punto flotante, la ubicación del punto binario puede variar, ya que existirán 1 bit para signo, 1 bit para signo del exponente, m bits para exponente, n bits para la parte real. Implementar por hardware una aritmética de punto fijo conlleva una mayor simplicidad, lo cual se traduce directamente en menores costos. Además ocupa menor superficie de silicio respecto a una unidad de punto flotante, lo que permite agregar al procesador más módulos y memoria. Entre las desventajas más significativas se encuentra el hecho de que, para lograr en punto fijo la misma precisión que se logra con punto flotante se necesitaría una cantidad muy grande de bits [19].
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Diseño e implementación de un filtro con algoritmo adaptativo en FPGA para la cancelación de ruido

Diseño e implementación de un filtro con algoritmo adaptativo en FPGA para la cancelación de ruido

La PS tiene varios componentes, incluyendo la Unidad de Aplicación de Procesamiento (APU), especificación AMBA (Bus de Microcontrolador de Arquitectura Avanzada) para interconexión, Controlador de memoria DDR3 y varios controladores de periféricos con sus entradas y salidas multiplexadas de 54 pines (llamados multiplexed I/O, pines MIO). Los controladores de periféricos que no tienen sus entradas y salidas conectadas a los pines MIO, pueden obtener su ruta de E/S a través de la PL, mediante la interfaz Extendida-MIO (EMIO); también, se encuentran conectados al procesador como esclavos vía interconexión AMBA y contienen registros de control de lectura/escritura que son direccionables en el espacio de memoria del procesador (DIGILENT, 2016).
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Emulador de algoritmos cuánticos en FPGA utilizando herramientas de diseño de alto nivel

Emulador de algoritmos cuánticos en FPGA utilizando herramientas de diseño de alto nivel

Supongamos un experimento en el cual se pretende medir el spin de dos elec- trones emitidos en direcciones opuestas decayendo a un único estado (single state) cuyo spin total es cero. Esto es, los electrones que conforman el estado tienen diferentes números cuánticos s = +1/2 y s = −1/2 y de esta manera el spin total del estado singlet es nulo. Para un estado como este la conser- vación del momento angular requiere que los vectores spin estén orientados en direcciones opuestas. El estado que describe esta situación es 2.8, que si se compara con el estado general 2.7 se tiene que α = δ = 0 mientras β 6= 0 y γ 6= 0. Si se decide por ejemplo medir el primer qubit se obtendrá aleato- riamente |0i ó |1i con probabilidad |β| 2 y |γ| 2 respectivamente. Pero lo intere-
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Diseño de una metodología para el co diseño con el microprocesador MicroBlaze de Xilinx

Diseño de una metodología para el co diseño con el microprocesador MicroBlaze de Xilinx

La aplicación de los FPGA va más allá de la implementación de lógica digital, pueden ser utilizados para la implementación de arquitecturas específicas. Los sistemas basados en FPGA’s proporcionan un mejor desempeño que sus correspondientes implementaciones en software. Las aplicaciones que requieren de un gran número de operaciones simples son adecuadas para su implementación en FPGA’s puesto que un elemento de procesamiento puede diseñarse para efectuar esta operación y varias instancias de este pueden reproducirse para llevar a cabo procesamiento paralelo. La lógica programable puede reproducir desde funciones tan sencillas como las llevadas a cabo por una compuerta lógica o un sistema combinacional hasta complejos sistemas en un chip. (GUTIÉRREZ, 2004)
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Diseño e implementación en FPGA de un sistema con sensores integrados

Diseño e implementación en FPGA de un sistema con sensores integrados

The internal power-on-reset (POR) signal is deactivated when V CC and V CCIO0 have reached V PORUP level defined in the Power-On-Reset Voltage table in the DC and Switching Characteristics section of this data sheet. After the POR signal is deactivated, the FPGA core logic becomes active. It is the user’s responsibility to ensure that all V CCIO banks are active with valid input logic levels to properly control the output logic states of all the I/O banks that are critical to the application. The default configuration of the I/O pins in a blank device is tri-state with a weak pull- down to GND (some pins such as PROGRAMN and the JTAG pins have weak pull-up to V CCIO as the default func- tionality). The I/O pins will maintain the blank configuration until V CC and V CCIO (for I/O banks containing configura- tion I/Os) have reached V PORUP levels at which time the I/Os will take on the user-configured settings only after a proper download/configuration.
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Aceleración de la computación en altas prestaciones mediante FPGA.

Aceleración de la computación en altas prestaciones mediante FPGA.

Un aspecto notable es tener en cuenta la información y resultados del análisis que ofrecen las herramientas de los entornos de diseño para FPGA en el momento de la implementación. En ellos se presenta datos como por ejemplo el consumo de recursos, frecuencia máxima, etc. resulta impor- tante el hecho de conocer los caminos críticos en la implementación hardware, mostrando aquellos componentes que se ven involucrados en el actual cuello de botella. Con ello es más fácil hacer un seguimiento de dichos componentes que afectan de manera negativa al diseño, muchas veces debido a un exceso de distancia entre componentes, datos que llegan con desfase, etc. Aunque el rutado de las aplicaciones es muy bueno, existes varias posibilidades que tratan de optimizar los diseños en función de varios aspectos como puede ser utilizar la menor cantidad de recursos, realizar el rutado para obtener la menor latencia, o un plan intermedio. Es importante ajustar cada uno de ellos para utilizar el más provechoso en cada situación.
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Diseño de Hardware y Software de Systems on Chip empleando tecnología Xilinx EDK

Diseño de Hardware y Software de Systems on Chip empleando tecnología Xilinx EDK

Resumen El presente artículo resume el proceso empleado para obtener el primer System on Chip (SoC) diseñado, desarrollado, y emulado en la Escuela Politécnica del Ejército (ESPE) y en el Ecuador. Se demostrará que combinando las ventajas del diseño sobre Field Programable Gate Arrays (FPGAs) empleando la reutilización de IP Cores y plataformas, junto al uso de la tecnología de desarrollo Xilinx EDK, se puede diseñar tanto el hardware como el software de un chip de manera rápida y económicamente fiable. Además, se detalla el uso de la metodología Platform Based Design (PBD) y del concepto de co-diseño de hardware y software para diseñar las capas de hardware, sistema operativo y aplicación de un chip. La capa de hardware contiene una serie de IP Cores gobernados por un procesador MicroBlaze trabajando dentro de la arquitectura CoreConnect de IBM. Mientras que la capa de sistema operativo está conformada por drivers, librerías y el Sistema Operativo en Tiempo Real (RTOS) Xilkernel. Por último, la capa de aplicación tiene la funcionalidad de controlar una planta de temperatura, mediante la selección de dos técnicas de control: ON-OFF o PID. Cabe destacar que el co-diseño se desarrolló considerando un adecuado enfoque conceptual, arquitectural, y metodológico 1 .
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Procesador didáctico

Procesador didáctico

VHDL fue el lenguaje de descripción de hardware que se empleo para la descripción de la arquitectura, esencialmente por las ventajas que ofrece. Es un lenguaje estándar que se puede utilizar en diferentes herramientas, permite modelar en todos los niveles de diseño, acepta el uso de librerías con componentes comúnmente utilizados y es independiente de la tecnología. Además da la facilidad de hacer un diseño en base a componentes que pueden verificarse y cambiarse independientemente del resto, permitiendo una simulación rápida y constante que repercute directamente en la obtención de un menor tiempo de diseño. Todo esto hace que sea más fácil para el estudiante reutilizar la arquitectura planteada para crear nuevas opciones arquitecturales.
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Diseño de un filtro de Kalman e implementación en una FPGA basado en Vivado HLS

Diseño de un filtro de Kalman e implementación en una FPGA basado en Vivado HLS

Dispositivos de hardware reconfigurable como las FPGAs ofrecen una gran capacidad de cómputo debido al gran paralelismo de los sistemas que se pueden implementar en ellos. No obstante, la metodología tradicional de diseño, basada en lenguajes de descripción hardware (VHDL y Verilog), es costosa y complicada, pues obliga al diseñador a desarrollar las aplicaciones en un nivel de abstracción bajo. De ahí nace la búsqueda de herramientas alternativas que simplifiquen las metodologías y el flujo de diseño para FPGAs, como son las herramientas de síntesis de comportamiento.
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FPGA Web

FPGA Web

En primer lugar, se ha de tener en cuenta que es necesario el acceso remoto a los interruptores y los pulsadores de la FPGA. Se pretende abordar este tema soldando un cable a cada componente para conectarlo al Arduino, y así ser capaces de enviar desde el ordenador información binaria para simular que dichos componentes están en cada uno de sus respectivos modos de funcionamiento. Para ello, se consulta el manual de usuario de la placa [7], con el objetivo de analizar las conexiones internas del conjunto para comprobar si estas piezas se pueden manipular directamente.
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Ingeniería inversa a los componentes programables (FPGA EP1C12Q240I7N) y DSP de la tarjeta T223

Ingeniería inversa a los componentes programables (FPGA EP1C12Q240I7N) y DSP de la tarjeta T223

El informe de la investigación se organiza de la siguiente forma: resumen, introducción, capitulario, conclusiones y recomendaciones, referencias bibliográficas y anexos. En el Capítulo 1 se abordan las características generales de los FPGA y del Lenguaje descriptivo de hardware tanto VHDL como de ALTERA empleados en la programación del FPGA del tipo CYCLONE I (EP1C12Q240I7N) y del DSP del tipo TMS320C6713PYPA incluidos en la T223, así como se presentan procedimientos empleados en la realización de ingeniería inversa de software. Posteriormente en el Capítulo 2 se caracteriza la T223, a partir del dispositivo FPGA del tipo CYCLONE I (EP1C12Q240I7N) y del DSP del tipo TMS320C6713PYPA, dado que su aseguramiento matemático debe encontrarse programado en la T223.Y finalmente en el Capítulo 3 se realizará un estudio del programa fuente del sistema programado en la T223. La identificación de las entidades programadas y sus enlaces con las entradas y salidas así como la determinación de las características del sistema prestando atención a la forma de realizar la determinación del centro energético de las señales.
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Simulación e implementación en FPGA de un esquema de codificación del canal sujeto al estandar de Wimax

Simulación e implementación en FPGA de un esquema de codificación del canal sujeto al estandar de Wimax

El presente trabajo describe el diseño, simulación e implementación en un FPGA de un Codificador de Canal para su uso en un sistema Wimax, enfocándose en el estándar IEEE 802.16-2004 el cual representa la implementación fija y forma parte de la investigación en el campo de redes de acceso fijo inalámbrico de banda ancha sin línea de vista. El trabajo presenta las principales características usadas en Wimax para la transmisión y recepción además del funcionamiento de cada uno de los bloques usados para la corrección de errores. Este proyecto presenta una implementación en FPGA que utiliza diseño basado en modelo, y usa el software System Generator junto a Matlab y Simulink, para obtener los datos que nos permitan comprobar el funcionamiento del diseño propuesto de acuerdo a las especificaciones del estándar, y además analizar la capacidad de corrección de errores mediante el uso de curvas BER vs SNR y de las constelaciones a la salida del canal para justificar el uso del sistema diseñado.
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Conversión de RGB a YCbCr en System Generator y HLS

Conversión de RGB a YCbCr en System Generator y HLS

La contruccióon de los descriptores MPEG-7 que representan las imóagenes, es un proceso computacionalmente intensivo lo cual lo hace un buen candidato para ser paralelizado. Por lo tanto, en este trabajo se propone utilizar plataformas paralelas que permitan acelerar la construccióon de estos descriptores. En partic­ ular, se propone utilizar las FPGAs basadas en SoC (System on Chip) que han mostrado ser una solución eficiente debido a su paralelismo inherente. Las FP- GAs son de alta eficiencia energóetica y proporcionan un alto poder de cóomputo debido a la posibilidad de adaptar los disenños basados en FPGA a una arqui­ tectura específica. Estas características las hacen ideales para las operaciones de procesamiento de imagen o visioón por computador. Los SoCs hacen referencia a las nuevas tecnologóas que integran un microcontrolador, procesador, DSPs, móodulos de memoria, osciladores, contadores, temporizadores, interfaces exter­ nas, AD/DA, entre otros componentes. Debido a la complejidad de los chips, esta tecnología puede ser programada, no solo con VHDL o Verilog, sino con HDL de mós alto nivel como SystemVerilog, SystemC, C /C + + . Trabajos como [8], [9] reflejan el uso de los SOC en el procesamiento de imagenes.
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Diseño de una arquitectura eficiente para la Transformada Discreta del Coseno (DCT) en un dispositivo FPGA

Diseño de una arquitectura eficiente para la Transformada Discreta del Coseno (DCT) en un dispositivo FPGA

Como se puede observar, a partir de cierto valor de bits el error ya permanece casi constante; éste sería el valor adecuado para cuantificar nuestra señal. Aunque también hay que tener en cuenta otras posibles características que pueda presentar la arquitectura, por ejemplo, los buses de entrada de los multiplicadores. Esto se debe tener en cuanta, ya que, si se elige de manera adecuada desde el principio, se evitaría el tener que hacer futuras revisiones, como posibles extensiones de signo de determinadas señales en el futuro diseño.

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Moduladores digitales para la radio definida por software utilizando herramientas de diseño de FPGA

Moduladores digitales para la radio definida por software utilizando herramientas de diseño de FPGA

En el artículo de investigación (Christos et al., 2011), Christos, junto con otros autores, explican la importancia de la implementación de la técnica de modulación digital QAM en los sistemas de multiprocesadores en chip (MPSoC) para los sistemas SDR. Ellos exponen una metodología de diseño que han creado con estos fines. Los autores presentan la arquitectura de un modulador QAM utilizando MPSoC. Además, se investiga el uso de un algoritmo de asignación de recursos de hardware y se proporcionan los resultados obtenidos en la simulación sobre el rendimiento de la modulación QAM. Los investigadores proponen que en futuros trabajos, en el sistema desarrollado, se deben incluir la transformada rápida de Fourier (FFT) y la corrección de errores hacia adelante (FEC). También plantean la necesidad de seguir investigando en la optimización del área utilizada en los dispositivos programables, así como en la reducción del consumo de potencia de estos sistemas.
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Diseño e implementación en un FPGA de un microprocesador basado en la arquitectura MIPS de un solo ciclo

Diseño e implementación en un FPGA de un microprocesador basado en la arquitectura MIPS de un solo ciclo

Realizar la implementación en un FPGA de los módulos funcionales correspondientes a un microprocesador MIPS permite tener una mayor familiarización y el correspondiente entendimiento de la arquitectura del microprocesador, así como observar la factibilidad de llevar a cabo modificaciones que tiendan a mejorar el desempeño del diseño de referencia del procesador. Trabajar con hardware de lógica reconfigurable impone un reto en cuanto a la optimización de recursos, el cuál se supera en este proyecto mediante la propuesta de una lógica de control que permite compartir unidades funcionales entre cada una de las arquitecturas desarrolladas.
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Diseño de un prototipo de monitoreo de funciones vitales en FPGA para Hospitales Nacionales del Perú

Diseño de un prototipo de monitoreo de funciones vitales en FPGA para Hospitales Nacionales del Perú

24 costo y alto actuación. Cuando necesite aplicaciones de gran volumen, incluyendo el protocolo de puente, unidad control de motores, conversión analógica a digital, procesamiento de imágenes y dispositivos de mano, el MAX 10 Lite. La placa de desarrollo DE10-Lite incluye hardware como USB Blaster integrado, 3 ejes acelerómetro, capacidades de video y mucho más. Al aprovechar todas estas capacidades, el DE10-Lite es la solución perfecta para mostrar, evaluar y crear prototipos del verdadero potencial de Altera MAX 10 FPGA. A continuación se mencionara las características técnicas del dispositivo de FPGA. Dispositivo MAX 10 10M50DAF484C7G, ADCs duales integrados, cada ADC admite 1 entrada analógica dedicada y 8 pines de doble función, Elementos lógicos programables 50K, 1,638 Kbits de memoria M9K, 5,888 Kbits memoria flash de usuario, 144 18 × 18 multiplicador, 4 PLLs. (Terasic, 2017)
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Diseño e implementación de un sistema de reconocimiento de palabras en un FPGA basado en el algoritmo del LPC

Diseño e implementación de un sistema de reconocimiento de palabras en un FPGA basado en el algoritmo del LPC

Hoy en día la evolución del diseño electrónico sigue avanzando a pasos agigantados, pues para hacer prototipados de diseños que se realizan a gran escala, se usan dispositivos reconfigurables tales como los FPGAs, que para aplicaciones de un sinfín de exigencias presentan un buen desempeño. Los dispositivos FPGA vienen siendo muy superiores en algunos casos a dispositivos dedicados como los microcontroladores y DSPs, debido a que uno puede implementar la arquitectura de un microcontrolador o de un DSP a medida en ellos, y hardware dedicado para aceleración de procesamiento. Inclusive, se puede diseñar todo un sistema completo de procesador, en el que diseño incluye a un procesador embebido en software como el procesador Nios II de Altera, y que junto a las librería de propiedad intelectual (IP Libraries en inglés) propietaria del fabricante de dispositivos lógicos programables, pueden realizarse aplicaciones complejas con este procesador de propósito general, el cual es un procesdor del tipo RISC de 32 bits de tamaño de instrucción [5].
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