CONCLUSIONES

Del estudio de las bases conceptuales, surgieron términos de interés, que conforman la taxonomía asociada a la tesis doctoral. Tal es el caso, del término concatenación corresponde a una disposición de las señales dentro de un circuito para definir un arreglo espacial de los elementos de una señal, en arquitecturas fijas de procesadores de señales no se encuentra soportada esta operación, VHDL presenta la alternativa de concatenar señales, lo que se puede tratar como un operador en la sintaxis de descripción. Permitiendo procesar los elementos de un arreglo, sin el uso de señal de reloj. Así la operación de concatenación reduce los retardos propios de la arquitectura en el hardware.

Partiendo de la arquitectura del circuito LFSR (Linear FeedBack Shift Register), de naturaleza secuencial, se propone un circuito concurrente que genere los resultados del circuito secuencial, al cual se le denominó Estructura Concurrente de Realimentación Lineal. Los conceptos revisados muestran que los fundamentos teóricos del codificador están desarrollados de forma algorítmica. La propuesta va orientada a definir un codificador RS Eficiente orientado a Sistemas Reconfigurables.

Capítulo III. Métodos de Diseño y Optimización del Codificador RS(n,k) - 33 -

MODELADO DEL CODIFICADOR RS (N,K)

En este capítulo se proponen técnicas de optimización del costo computacional, en el modelado de los componentes del codificador Reed Solomon, orientado a sistemas reconfigurables y el diseño de la arquitectura hardware para el codificador RS. A lo largo del capítulo se describen los métodos y técnicas empleadas para el desarrollo del modelo optimizado del codificador Reed Solomon (255,k).

3.1.INTRODUCCIÓN

El modelado del codificador RS(n,k), comprende una investigación en el desarrollo de hardware en VHDL, aplicada en el área de codificación de canal. El diseño de la investigación contempla una revisión documental y pruebas experimentales para la estimación del consumo de recursos del codificador RS, usando la herramienta de desarrollo ISE 11 de Xilinx y contrastando los resultados con los trabajos disponibles en esta área de investigación.

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En esta sección se abordará la descripción metodológica propuesta, para cada etapa de la investigación, mencionando las herramientas empleadas.

Fase I. Diseño de un codificador RS(255,k) modular con componentes concurrentes en VHDL, para su optimización

En esta fase se realizó un estudio inicial de los conceptos que definen el principio de la codificación Reed Solomon, se identificaron las características presentes en la arquitectura del codificador, encontrando un elemento común tanto en el generador de redundancia, como en el multiplicador sobre cuerpos finitos de Galois. Se diseñaron los codificadores de forma particularizada para diferentes parámetros k, para estos diseños se identificaron los componentes comunes y se realizó su descripción y declaración de parámetros ajustables, de acuerdo al protocolo de comunicación seleccionado. De este modo se parametrizó el codificador, a fin de su utilización en las siguientes etapas del diseño. La filosofía del diseño es modular basado en componentes, este diseño se validó obteniendo un comportamiento apropiado de acuerdo a la definición teórica, para luego

presentar un análisis de cada versión del diseño.

Fase II. Interpretación de los reportes de síntesis del codificador RS(255,k), para estudio de Eficiencia

En esta fase se interpretaron los reportes generados por la plataforma de desarrollo ISE11 de Xilinx, correspondientes al consumo de recursos de hardware, consumo de potencia y velocidad, para el codificador diseñado. Los resultados fueron tabulados, comparándolos con trabajos de optimización presentados en investigaciones previas, a fin de evaluar el grado de optimización alcanzado y la eficiencia del modelo desarrollado. Para ello se aplicaron técnicas de diseño orientadas a hardware reconfigurable y se establecieron los indicadores de eficiencia, de esta manera se logra un diseño base para establecer el modelo.

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Fase III. Obtención del Modelo del Multiplicador concurrente, en aritmética en campos de Galois GF(2m), a partir del circuito LFSR paralelizado

En la obtención del modelo concurrente para el multiplicador en campos GF, se inició por la descripción y estudio del modelo matemático del multiplicador GF, los circuitos de implementación de la división de polinomios y su comportamiento secuencial. Para la paralelización, se realizó un análisis de arquitectura y generación de la secuencia de términos, a fin de caracterizarlo y así obtener las ecuaciones que describen el LFSR del multiplicador GF. El método comprendió la definición de los términos según los parámetros de espacio y tiempo, dejando este último expresado en forma combinacional,

resultando un nuevo modelo concurrente. Igualmente, el proceso de diseño está basado en una metodología de programación modular de los componentes, que soportan el codificador en lenguaje descriptor de hardware VHDL, con lo que se logra una adaptación del modelo matemático inicial a un modelo para configuración de hardware.

Fase IV. Sistematización del modelo concurrente para el codificador Reed Solomon, a partir de la correspondencia entre las estructuras circuitales

En esta última fase, una vez alcanzada la optimización del codificador Reed Solomon, usando el modelo LFSR concurrente desarrollado para el componente multiplicador, se sistematiza el modelo, aplicando el LFCS para la generación de los símbolos de redundancia. En esta aplicación se requirió establecer ajustes sobre las ecuaciones para elementos de m símbolos y operaciones de orden superior, como la multiplicación GF en sustitución de la and lógica. Con lo que se obtiene el modelo de un codificador Reed Solomon concurrente, con mayor eficiencia respecto al modelo secuencial, éste se validó, a partir de la funcionalidad y resultados de implementación en un caso de estudio de un RS particular.

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