3. Retraso temporal en filtros
4.2. Banco de filtros SCT apareados
4.2.1. Dise˜ no
Los filtros fueron dise˜nados para presentar una ganancia de 2 sobre se˜nales con ampli- tud de hasta 500mVp y frecuencias de hasta 3,5 KHz. La funci´on transferencia de cada filtro es la siguiente:
H(jω) = Gm×R
1 + (2×C×R)jω (4.1)
de donde la ganancia se puede obtener como AV = Gm× R y la frecuencia de corte
del filtro est´a dada por: fH[HZ] = 1/(4π ×C × R). Los capacitores se dise˜naron con
un valor de 100PF de manera que presenten una capacidad mucho mayor a la capacidad
par´asita de los pads anal´ogicos de salida (≈5PF). Con el valor de capacidad fijo, el val-
or de las resistencias de los filtros qued´o determinado en 227 KΩ y para luego cumplir la ganancia el valor de transconductancia de los pares diferenciales a dise˜nar fue de 8,8µS. El diagrama esquem´atico de los amplificadores de transconductancia puede verse en la Fig. 4.6.
El par diferencial de entrada se dise˜n´o con transistores PMOS trabajando en inversi´on moderada. Si bien el punto ´optimo de performance para esta topolog´ıa generalmente se logra en inversi´on d´ebil [32], el rango lineal resultante en la entrada es muy bajo, del orden de las decenas de mV [37]. La elecci´on de transistores PMOS responde a su mayor inmunidad al ruido 1/f para el mismo ´area [53]. La relaci´on de aspecto de cada transistor se obtuvo siguiendo el an´alisis propuesto en [33].
As´ı, para obtener una transconductancia de 8,8 µS y un factor Gm/ID = 10, la
corriente de polarizaci´on necesaria es de 880 nA y la relaci´on de aspecto de los transistores del par diferencial (M1, M2) es de 1.5.
4.2. BANCO DE FILTROS SCT APAREADOS 91
Figura 4.6: Amplificador de transconductancia implementado.
Los espejos de corriente NMOS (M3,M4,M5,M6) se dise˜naron para operar en inversi´on
fuerte, para mejorar su apareamiento [32]. Como la corriente es la misma que en el par diferencial, para obtener un factor de inversi´on if = 100 resulta una relaci´on de aspecto
(W/L) = 0,14. De la misma manera, los espejos de corriente PMOS (M7,M8) se dise˜naron con una relaci´on de aspecto de 0.3.
Para aumentar el rango lineal del amplificador, se utiliz´o la t´ecnica de degeneraci´on de source [8]. A tal efecto, se agregaron los transistores (M9, M10) con una relaci´on de aspecto de 0.2.
Finalmente, los transistores PMOS encargados de la polarizaci´on del circuito (M11, M12, M13) se dise˜naron para operar en inversi´on fuerte, con un factor de inversi´on de 200, y su la relaci´on de aspecto resultante fue 0.15. La resistencia de polarizaci´on Rb1 es
El Cuadro 4.2 resume las caracter´ısticas de los transistores que componen el OTA dise˜nado. M representa la relaci´on de aspecto obtenida para los transistores, (W/L) rep- resenta el ancho y el largo de canal de cada transistor y se encuentran expresados en λ, que para el proceso utilizado es de 0,3µm.ID es la corriente de drenaje de cada transistor, Gm es su transconductancia y finalmente if representa el nivel de inversi´on.
Transistores M WL[λ] ID[nA] Gm[µS] if M1−M2 1.5 16/10 880 8.8 18.8 M3−M4−M5−M6 0.14 16/110 880 4 100 M7−M8 0.3 16/50 880 4,3 100 M9−M10 0.2 16/80 — — — M11−M12−M13 0.15 16/100 880 3,16 200
Cuadro 4.2: Par´ametros y dimensiones de los transistores del OTA.
Para mejorar el apareamiento entre los transistores se utiliz´o la t´ecnica de entrelazado [28] entre los transistores de ambos filtros. Ademas se incluyeron guardas de aislaci´on entre cada bloque, y componentes fantasmas (dummy). La Fig. 4.7 muestra el dibujo de los pares diferenciales de entrada donde est´an entrelazados los cuatro transistores de entrada de los filtros. Los transistores de polarizaci´on (Fig. 4.8)y los espejos de corriente (Figs. 4.9 y 4.10) se implementaron de manera similar. La Fig. 4.11 muestra el dibujo de los transistores M9 y M10 utilizados para aumentar el rango lineal de la tensi´on de entrada a 500 mVp.
4.2. BANCO DE FILTROS SCT APAREADOS 93
Figura 4.8: Dibujo de los transistores de polarizaci´on.
Figura 4.10: Dibujo de los espejos de corriente PMOS.
4.2. BANCO DE FILTROS SCT APAREADOS 95 El dibujo completo del amplificador de transconductancia puede verse en la Fig. 4.12.
Las resistencias de los filtros (R1 y R2) se implementaron en Poly2-HR, siguiendo la t´ecnica de entrelazado [28] para lograr el m´aximo apareamiento posible. Tambi´en se utilizaron guardas de aislaci´on y resistencias fantasmas.
Figura 4.13: Dibujo de las resistencias de los filtros.
Los capacitores se implementaron entre las capas Poly1 y Poly2. Cada capacitor se dividi´o en cuatro capacitores de 25 PF y luego se interconectaron como muestra la Fig.
4.14.
4.2. BANCO DE FILTROS SCT APAREADOS 97 Luego de probar mediante simulaciones distintas topolog´ıas de llaves en funci´on del desplazamiento residual debido a la inyecci´on de cargas, y siguiendo las propuestas en [54], se implement´o el sistema que puede verse en la Fig. 4.15 que consiste en una llave de transmisi´on compuesta de un transistor NMOS y uno PMOS, ambos del doble del tama˜no m´ınimo permitido por la tecnolog´ıa, una llave de transmisi´on fantasma de tama˜no m´ınimo y dos cadenas de inversores que generan el retraso temporal necesario entre el encendido de la llave y el de la llave fantasma.
Figura 4.15: Circuito Esquem´atico de las llaves implementadas.
Figura 4.16: Dibujo de las llaves implementadas.
El dise˜no completo del circuito integrado, incluyendo los pads de entrada y salida, ocup´o un ´area de 1.5 mm × 1.5 mm, y puede verse en la Fig. 4.17. En la Fig. 4.18 se muestra una fotograf´ıa del die. Los filtros F1 y F2 se implementaron externamente.
4.2. BANCO DE FILTROS SCT APAREADOS 99