Extracci´ on de frecuencia y fase

La extracci´on de frecuencia y fase se realiza usando PLL. De su concepci´on an´aloga [7], son discretizados a la tasa de 4800 muestras por segundo, considerando que no se afecte de manera cr´ıtica la ubicaci´on de las ra´ıces del filtro, exponiendo la estabilidad del sistema en funci´on de la cuantificaci´on de sus coeficientes. La Figura 2.7 muestra el diagrama de implementaci´on digital de los sistemas PLL incluidos en el filtro y la Figura 2.8 muestra la implementaci´on en la forma directa ua usar en un dsPIC. Se puede observar en la Figura 2.8 que la implementaci´on en forma directa est´a com- puesta por una serie de bloques que involucran registros y operaciones aritm´eticas. De esta manera se facilita en gran medida la administraci´on de los recursos del DSP para la construcci´on del algoritmo. Son se˜nalados: el filtro pasabajas, encargado de detectar la sincronizaci´on de fase en funci´on de la aparici´on de componente de cor- riente directa a partir de la multiplicaci´on de la composici´on de se˜nales de entrada con la forma seno obtenida en el lazo de sincronizaci´on de referencia; integradores con reset, que permiten obtenci´on de la fase de oscilaci´on en funci´on de la frecuencia y realizar seguimiento de variable en el lazo de control.

Puesto que los integradores usados en simulaci´on computacional no tienen limita- ciones de tama˜no de datos y acumulaci´on, se ha se˜nalado aqu´ı, la importancia de usar la reinicializaci´on de los acumuladores de integraci´on, por ejemplo, la se˜nal es construida a partir de la aplicaci´on de la funci´on coseno sobre el valor de la frecuencia natural en producto con el tiempo. Este producto representa un valor en radianes o grados que permite construir punto a punto una se˜nal de forma sinusoidal en un sistema de tiempo discreto. Es as´ı como el integrador que crea la variable de c´alculo, debe modificarse para hacer los barridos correspondientes entre 0 y 2π y de esta manera evitar la saturaci´on del acumulador.

Figura 2.7: Implementaci´on digital de los PLL

El sistema de sincronizaci´on de referencia implementado permite obtener el establec- imiento (sincronizaci´on) en un tiempo inferior a un periodo de la se˜nal de entrada, y para ello se ha usado el m´odulo que es nombrado como de seguimiento parab´olico en la Figura 2.8, que no es mas que el algoritmo de c´alculo recursivo de promedio por periodo o valor medio. La respuesta del sistema ante una acci´on de sincronizaci´on se muestra en la Figura 2.9. Este m´odulo realiza el aporte necesario para el ajuste en fase de la se˜nal generada, siendo estricta su precisi´on. El sistema funciona actuando como rampa de compensaci´on (aceleraci´on) durante un periodo de se˜nal, cuando se ha producido desenganche por circunstancias ajenas al procesamiento, y retoma su comportamiento integral cuando se garantiza la estabilizaci´on. El sistema se imple- menta usando 38 registros de almacenamiento, operaciones aritm´eticas y operaciones trigonom´etricas, habilitando opciones de borrado externo a trav´es de la evaluaci´on de condiciones de comparaci´on.

Por ejemplo, la se˜nal de referencia de oscilaci´on es generada a trav´es de un integrador que se reinicia cada vez que su valor alcanza 2πRad. Es claro que entre mas corto sea el periodo de muestreo de generaci´on, menos diferencia de fase existir´a en la sin- cronizaci´on, puesto que la diferencia establecida, es de apenas una muestra (Figura 2.9). Por otra parte, el del sistema de seguimiento de fase introduce una variaci´on proporcional constante sobre el argumento de la funci´on seno, tal y como se muestra en la Figura 2.9. Se propone el borrado de los integradores cada vez que el argumento alcanza el valor de 4π. Sin embargo, se incluye un sistema de borrado independiente para la compensaci´on de fase y el detector de valor medio, ya que al operar sobre el integrador, se afectan los datos almacenados, siendo necesario conservar el prome- dio instant´aneo para el siguiente c´omputo. Recu´erdese que el retardo de un periodo de se˜nal esta construido con base en una serie de retardos a la frecuencia de muestreo.

Figura 2.8: Implementaci´on en forma directa del algoritmo de PLL

Al igual que el sistema de extracci´on de amplitud, la implementaci´on de un PLL con las caracter´ısticas antes se˜naladas, puede resultar un enorme costo computacional, mas aun en la arquitectura usada de los dsPIC. Por tal raz´on, se requiere imple- mentar un sistema de sincronizaci´on mas simple que brinde una respuesta adecuada alrededor de la frecuencia de red, teniendo en cuenta que la operaci´on del filtro se va a dar en frecuencias muy cercanas a ella, estableciendo como l´ımites 59Hz y 61Hz, t´ıpico de una red urbana en la que operan diversos generadores en paralelo. Un m´eto- do de sincronizaci´on simple y efectivo es el de detecci´on de cruce por cero, al que se le introce el uso de una tabla de datos que contiene la definici´on de la funci´on seno, que es barrida justamente a partir del cruce por cero.

Figura 2.9: Referencia de fase de PLL, Referencia con reset y sincronizaci´on

Con la contracci´on o dilataci´on del periodo de la se˜nal de la red, es posible que se de lectura a mas o menos muestras en la tabla, para lo cual se asignan celdas adicionales en cero, que permiten que se obtenga una se˜nal sinusoide a mas baja frecuencia con una leve distorsi´on en el origen en el caso de la disminuci´on de frecuencia o un leve aumento de la pendiente de cruce en caso del aumento de la frecuencia, cuyo efecto arm´onico es insignificante.