Metodología de diseño de la librería

La metodología de diseño seguida para la creación de la librería CESAR es la mos- trada en la Figura 5.4.

Como ejemplo, vamos a mostrar el proceso de diseño de la puerta XOR/XNOR2 tipo SABL. El punto de partida es el esquemático de la celda a nivel de transistor, ver Figura 5.5. El proceso de dimensionado de los transistores se ha discutido en el Capítulo 2 y se incluye en el Apéndice B. Los esquemáticos y dimensiones de los transistores de todas las celdas diseñadas se muestran en el Apéndice D. Una vez verificada su correcta funcionalidad tras varias simulaciones eléctricas pasamos a crear el layout. Para la realización del layout hay que cumplir con dos requisitos fijados por la herramienta automática de place&route: que las celdas tengan una altura en concreto y que la anchura sea múltiplo de un valor fijo1_{. Esto se debe a}

que en caso de tener que realizar un diseño donde se deban utilizar tanto las celdas de la librería estándar como las nuestras, estas tienen que ser compatibles para que la herramienta de place&route pueda emplazarlas y conectar correctamente los raíles de alimentación entre ambas. El layout para el caso de ejemplo se muestra en la Figura 5.6.

Para la realización del layout se han utilizado 3 niveles de metal (el metal-1 se corresponde con el color celeste, metal-2 amarillo y metal-3 verde oscuro) para todas las celdas diseñadas. El acceso a los pines de entrada y salida se realiza a través del metal-3, dejando los raíles de alimentación a metal-1. Para la creación de los layout, se ha mantenido en la parte central el diseño correspondiente a la estructura común entre las celdas, es decir, en el caso del ejemplo los transistores T1-T11 y transistor M. Los transistores que implementan la funcionalidad de la celda (en el ejemplo T12- T17) se emplazan en los laterales del layout manteniendo la mayor simetría posible y utilizando los caminos idénticos de metal en cada una de las ramas diferenciales.

1

No se indica en esta Tesis el valor del múltiplo de la anchura, ni la altura de las celdas, por motivos de confidencialidad.

5.2 Diseño de las celdas de la librería CESAR Simulación Exportar .lef Crear layout Crear Esquemático OK? si Check LVS/DRC ... OK? Crear vista Calibre (parásitos) si Simulación OK? no no no Crear abstract si

Q clk clk clk Q M w A A A B B w T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T16 T14 T15 T17

Figura 5.5.: Esquemático de la celda XOR/XNOR2 tipo SABL.

Pendiente de publicación.

5.2 Diseño de las celdas de la librería CESAR

Para conseguir un diseño lo más compacto posible de las ramas diferenciales y poder realizar conexiones directas entre drenador y fuente de los transistores, se ha hecho uso de los grafos de Euler (en la teoría de grafos, un camino euleriano es un camino que pasa por cada arista una y solo una vez). En nuestro caso específico, cada uno de los transistores de la red DPDN serán una arista del grafo, mientras que los vértices serán las conexiones entre los nodos de los transistores. Como ejemplo se muestra la Figura 5.7. Se puede ver que si realizamos el camino4A¯1A2B3B¯4A5A¯2 pasamos por

cada uno de los caminos, una y solo una vez. Podremos compartir drenador/fuente entre los transistores que compartan el mismo nodo, por ejemplo, los transistores A y ¯A comparten drenador/fuente en la Figura 5.8.

A A A B B 2 1 5 3 4 3 2 1 5 4 A A A A B _B

Figura 5.7.: Grafo de Euler correspondiente al DPDN de la celda XOR/XNOR2.

Pendiente de publicación.

Figura 5.8.: Ejemplo de emplazamiento de los transistores A y ¯Aen XOR/XNOR2

tipo SABL.

Siguiendo esta metodología de diseño de los layout, conseguimos reducir el área de las puertas, sobre todo en los casos de 3 y 4 entradas de las celdas XOR/XNOR. La información de los layout generados se muestran en la Tabla 5.1.

Se puede apreciar que los layout con menor área se corresponden con las puertas DDCVSL, reduciéndose el área un 31.03 % en el caso AND/NAND y un 24.14 % en

Tabla 5.1.: Información de los layout de la librería CESAR.

Puerta Entradas Salidas Transistores Ancho(µm)

Inv/Buff SABL 3 2 14 7.00 AND/NAND2 SABL 5 2 18 8.12 AND/NAND2_P SABL 5 2 19 8.12 AND/NAND2 DDCVSL 5 2 16 5.60 XOR/XNOR2 SABL 5 2 18 8.12 XOR/XNOR2_2P SABL 5 2 20 8.12 XOR/XNOR2 DDCVSL 5 2 16 6.16 XOR/XNOR3 SABL 7 2 26 9.24 XOR/XNOR4 SABL 9 2 42 15.04

el caso XOR/XNOR respecto a las SABL clásicas. Por otra parte, podemos ver que las puertas SABL clásicas tienen la misma anchura que las SABL con las soluciones

dual/single-switch. Esto se debe a que al incluir los transistores de la red DPDN en

el layout, en el caso de la SABL clásica necesitamos tener esa anchura para poder mantener la simetría de la red DPDN, quedando un hueco en la parte superior a ambos lados del layout. La parte superior del layout está reservada para los tran- sistores PMOS, mientras que en la parte inferior están emplazados los transistores NMOS, por lo que se aprovechan los huecos superiores a los lados de las implemen- taciones SABL clásicas para incluir los transistores P en el caso de las soluciones

dual/single-switch. Finalmente, podemos observar que añadir una entrada a la celda

XOR/XNOR aumenta su área un 13.78 %, siendo en el caso de la XOR/XNOR de 4 entradas un 89.66 %.

Tras crear el layout, se realizan diferentes chequeos como el LVS (Layout vs Schema-

tic), donde se comprueba que el layout se corresponde con el esquemático diseñado,

así como pasar el DRC (Design Rule Check) para comprobar que se cumplen las normas de diseño impuestas por el fabricante. Una vez superados estos chequeos, el siguiente paso es generar una vista del diseño con la extracción de los parásitos (vista