Práctica de Laboratorio 3 : “Atención a Display con el Pmod CLP”

 Asimilar, a partir del manual de usuario del Pmod CLP, el funcionamiento de un módulo genérico de display líquido, con sus respectivos diagramas de secuenciamiento en la configuración y envío de datos.

 Implementar con ISE Xilinx y Simulink XSG, un sistema para la visualización de

un mensaje en este módulo.

Materiales y Métodos:

 Entorno de diseño ISE Xilinx 14.7

 Entorno de diseño Matlab/Simulink R2013a

 Pmod CLP

 Tarjeta Nexys 3

 Conector USB de la tarjeta

Fundamentación Teórica:

El proyecto de atención a teclado con el Pmod CLP muestra el mensaje: "Hello from Digilent" en la primera fila de la pantalla LCD cuando el conector J1 de Pmod CLP está conectado en el JA de la placa Nexys3 y el J2 está conectado en la fila inferior del conector JB de la misma placa. En las figuras 3.9 y 3.10 se muestran el diagrama en bloques del

proyecto, realizado en Xilinx System Generator y su ejecución en la tarjeta respectivamente.

Figura 3.10: Desarrollo de la Práctica de Laboratorio 3.

Descripción Funcional:

El programa VHDL de atención al Pmod CLP, se encuentra en el Anexo III.

La pantalla LCD de caracteres del Pmod CLP puede mostrar mensajes de caracteres en dos filas. El Pmod recibe datos o comandos a través del bus de datos. Además el mensaje está escrito un caracter a la vez y cuando dicho mensaje llena la primera fila comienza a desplazar a la izquierda.

El controlador envía la matriz LCD_CMDS_T a la pantalla LCD. Ésta contiene datos y comandos y en ella cada byte está precedido por dos bits. El primer bit se utiliza para seleccionar entre registros de datos e instrucciones (RS), mientras que el segundo se utiliza para seleccionar entre los modos de lectura y escritura (RW).

Este proyecto utiliza un contador (count) para crear el retardo necesario de diferentes procesos, por ejemplo: 98.3ms es el retardo máximo para escrituras y cambios de caracteres; 1.6ms es el retardo para borrar la pantalla; 20ms es el retardo para encender, etc.

La máquina de estado se mueve de un estado a otro sólo después de que el período de retardo mínimo para la anterior operación ha pasado.

La señal RS (Selección de registro) se utiliza para seleccionar entre el registro de datos y el registro de instrucciones. Para seleccionar el registro de datos, RS tiene que ser ajustado alto y para seleccionar la instrucción registrador, RS debe estar ajustado bajo.

La señal RW (lectura / escritura) se utiliza para entrar al modo de lectura y escritura. Para

seleccionar el modo lectura, RW debe ajustarse alto y para seleccionar la escritura, RW debe establecerse bajo.

La señal E (Enable) se utiliza para comenzar a escribir los datos.

El conector J1 contiene el bus de 8 bits de datos, mientras el J2 contiene los pines de selección: E, RS y RW.

El componente LCD de caracteres necesita 50MHz de Reloj en la entrada CLK.

Técnica Operatoria:

1. Inicialice la aplicación Matlab 2013ª y Simulink.

2. Cargue el diseño “CLP.slx” desde Simulink.

3. Analice la descripción VHDL del proyecto.

4. Grabe en el kit de Nexys 3 el fichero binario “clp_cw.bit ” utilizando la aplicación

IMPACT de ISE Xilinx 14.7.

5. Compruebe el correcto funcionamiento del diseño.

Cuestionario:

1. Modifique el programa VHDL para que se pueda mostrar un mensaje de mayor

CONCLUSIONES Y RECOMENDACIONES

Conclusiones

Una vez finalizado este trabajo se puede arribar a las siguientes conclusiones:

1. La necesidad de construir circuitos digitales cada vez más complejos es patente día

a día. La electrónica basa su trabajo fundamentalmente, en los llamados circuitos integrados de muy alta escala de integración, o VLSI. Por otro lado la utilización del VHDL, como un poderoso lenguaje, mediante el cual se pueden describir circuitos complejos con múltiples niveles de descripción del diseño y el trabajo con dispositivos lógicos programables como FPGAs, constituyen la base sobre la que se

apoyan muchos entusiastas del diseño del hardware con multitud de proyectos

creativos y caracterizan el estado actual del diseño digital moderno.

2. Teniendo en cuenta las estrategias del diseño digital moderno, se realizaron tres proyectos, factibles para ser desarrollados por estudiantes de la carrera de Ingeniería en Telecomunicaciones y Electrónica, como parte de la asignatura optativa “Diseño Digital VLSI”. En ellos se empleó la atención a display, teclado y a un conversor dígito-analógico.

3. Se aplicó una estrategia de diseño para circuitos digitales VLSI que integra las herramientas ISE Xilinx 14.7, Matlab/Simulink 2013ª y Xilinx System Generator, además del trabajo con el kit Nexys 3, partiendo siempre de varios códigos en lenguaje VHDL y variando en el grado de complejidad de uno a otro.

4. Cada proyecto se simuló, guardando los ficheros de diseño y simulación, además se

mostraron los resultados obtenidos y se confeccionó una Guía de Práctica de Laboratorio para cada uno, teniendo en cuenta objetivos, materiales y métodos,

Recomendaciones

1. Proponer a los profesores de la asignatura Diseño Digita VLSI que se valore la posibilidad de vincular estos y otros proyectos, como Prácticas de Laboratorios que puedan ser desarrolladas por los estudiantes, dentro de dicha asignatura.

2. Profundizar en el trabajo con la placa Nexys 3 y sus periféricos, con el objetivo de

realizar proyectos de mayor complejidad que puedan servir de motivación a los estudiantes.

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ANEXOS

Anexo I Práctica de Laboratorio 1 (Pmod KYPD)