ESTRUCTURA Y TECNOLOGÍA A DE COMPUTADORES

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ESTRUCTURA Y TECNOLOG

Í

A DE

COMPUTADORES

Construcción de una Unidad Aritmética y Lógica

Luis Rincón Córcoles Licesio J. Rodríguez-Aragón

Construcción de una Unidad Aritmética y Lógica

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Programa

Bibliografía.

1. Introducción.

2. Circuitos para implementar operaciones lógicas.

3. Sumadores binarios elementales.

4. Circuitos para sumar números binarios de N bits.

5. Operación de extensión de signo.

6. Operación de cambio de signo.

7. Circuitos para restar números binarios.

8. Circuitos para sumar y restar números binarios.

9. Indicadores de resultado.

10. Comparaciones.

11. Diseño modular de una unidad aritmética y lógica. 12. Anticipación de acarreo.

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3

Â D.A. PATTERSON, J.L. HENNESSY. Estructura y Diseño de Computadores.

Reverté, 2000.

Â DORMIDO, S. CANTO M.A., MIRA J., DELGADO A.E.Estructura y Tecnología

de Computadores. 2ª edición. Sanz y Torres, 2000.

Â J.M. ANGULO, J.GARCÍA. Sistemas Digitales y Tecnología de Computadores.

Paraninfo, 2002.

Â P. DE MIGUEL. Fundamentos de los Computadores. 7ª edición. Paraninfo,

1999.

Â W. STALLINGS. Organización y Arquitectura de Computadores. 5ª edición,

Prentice Hall, 2000.

Bibliografía

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Una unidad aritmética y lógica (UAL) es un circuito combinacional que realiza las operaciones aritméticas y lógicas básicas en el computador.

Â Operaciones aritméticas básicas: suma y resta de enteros y

desplazamientos unitarios.

Â Operaciones lógicas básicas: NOT, AND, OR, EXOR, NAND, NOR.

Â En inglés: ALU (arithmetic and logic unit).

La multiplicación y la división de enteros se realizan en circuitos específicos.

Â Antes las máquinas menos potentes no disponían de instrucciones de

multiplicación ni división, y realizaban estas operaciones por programa a base de sumas, restas y desplazamientos.

Â Ciertas máquinas realizaban la multiplicación y la división en el sumador

de la UAL bajo el control de la unidad de control.

Las operaciones de desplazamiento múltiple se suelen hacer fuera de la UAL en desplazadores de barril (barrel shifters) a base de transistores.

Â También pueden hacerse a base de desplazamientos unitarios, ya sea por

programa o en la UAL controlados por la unidad de control.

1. Introducción

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5

Las implementación de circuitos para operaciones lógicas es muy sencilla: basta simplemente con una batería de puertas lógicas y un multiplexor accionado por las correspondientes señales de selección.

Ejemplo: circuito para realizar AND y OR de dos datos de un bit.

Â Operation: señal de selección de un único bit.

2. Circuitos para operaciones lógicas

b 0 1 Result Operation a 1 A C B S M u x _C A B S 0

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3. Sumadores binarios elementales

Son sumadores que suman datos de un solo bit.

Semisumador (half adder):

Â Dos entradas: dígitos a_i y b_i.

Â Dos salidas: acarreo c_iy bit resultado z_i.

Tabla de verdad, funciones lógicas, circuito y símbolo del semisumador:

1 0 0 0 c_s 0 1 1 1 0 1 1 1 0 0 0 0 s b a

a

_c

s

b

c_s= a·b s = a ⊕ b Sum + CarryOut a b

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7

Sumadores binarios elementales

Sumador completo (full adder):

Â Tres entradas: dígitos a_i y b_i y acarreo c_i-1.

Â Dos salidas: acarreo c_iy bit resultado z_i.

1 1 1 1 0 0 0 0 a 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 1 0 c_s 1 1 1 0 0 1 0 1 0 1 0 0 s c_e b a c_s s b c_e + _c e c_s s b a + c_e c_s s b a

c_s= a·b + a·c_e+b·c_e = a·b + (a⊕b)·c_e s = a ⊕ b ⊕ c_e

Ejercicio: calcular el retardo del sumador. Tabla de verdad, funciones lógicas, circuito y

símbolo del sumador completo:

8

4. Circuitos para sumar números de N bits

Vamos a estudiar distintos tipos de circuitos para calcular sumas de números binarios:

•Sumador de 2 números de N bits con propagación de acarreo en serie

(CPA: carry propagation adder)

•Sumador de acarreo almacenado (CSA: carry save adder)

Hay otras alternativas para circuitos sumadores de 2 números:

•Sumador con anticipación de acarreo (lo veremos al final del tema). •Sumador con salto de acarreo.

•Sumador con predicción de acarreo. •Etc.

Estudiaremos también cómo sumar varios números (matrices de sumadores): •Con CPA

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9

Sumador con propagación de acarreo

SUMADOR DE N BITS CON PROPAGACIÓN DE ACARREO EN SERIE

(CPA: carry propagation adder): permite sumar dos datos de nbits

encadenando sumadores binarios elementales completos.

•Sirve para números en binario puro o en complemento a 2.

+ _c e c_s s b a + _c e c_s s b a + _c e c_s s b a a₀ b₀ a₁ b₁ b_n-1 a_n-1 s₀ s₁ s_n-1

...

c_n-1 c_-1 CPA de n bits + n n A B S cs ce n CPA_n n n A B S cs ce n

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Sumador de acarreo almacenado

SUMADOR DE N BITS CON ACARREO ALMACENADO (CSA: carry save

adder): no propaga los acarreos, y proporciona dos resultados:

•N bits de suma parcial.

•N bits de acarreos (que no se propagan en esta etapa).

CSA de n bits + _c e c_s s b a + _c e c_s s b a + _c e c_s s b a x₀ y₀ x₁ y₁ y_n-1 x_n-1 s₀ s₁ s_n-1

...

z₀ z₁ c₀ z_n-1 c₁ c_n-1 CSA_n n n X Z S n C n n Y

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11

Si queremos sumar más de dos datos de nbits podemos usar una matriz de

sumadores elementales con acarreo propagado.

Â Pega: el retardo de la suma total es bastante grande.

Matriz de sumadores con acarreo propagado

s5 s0 b0 a0 e0 f0 s1 b1 a1 e1 f1 s2 b2 a2 e2 f2 s3 b3 a3 e3 f3 s4 E F S B A Traditional adder Traditional adder Traditional adder

12

Podemos acelerar el proceso si usamos CSAs.

•Al final se debe incluir una etapa de propagación del acarreo (este paso puede acelerarse con un sumador rápido).

Matriz de sumadores con acarreo almacenado

s4 s3 s2 s1 s0 f0 e0 b0 f1 e1 b1 f2 e2 b2 f3 e3 b3 a0 a1 a2 a3 s5 c'3 s'3 s'4 c'2 s'2 c'1 s'1 c'0 s'0

Carry save adder

E F

B A

Carry save adder

Traditional adder

S C' S'

(7)

13

5. Operación de extensión de signo

Â La operación de extensión de signo es distinta dependiendo del sistema de

representación utilizado.

•En binario puro, simplemente se añaden ceros a la izquierda. •En complemento a 1 ó a 2, se replica el bit de signo.

•En magnitud y signo, se intercalan ceros entre el bit de signo y los bits de módulo.

•En exceso a M, la operación suele implicar un cambio en el exceso, aunque si el exceso se mantiene, bastaría con añadir ceros igual que en binario puro.

Â Los circuitos para realizar extensión de signo son sumamente sencillos.

14

6. Operación de cambio de signo

La operación de cambio de signo es distinta dependiendo del sistema de representación utilizado.

Â En binario puro, esta operación no es posible.

Â En complemento a 1 ó a 2, basta con complementar el resultado.

Â En magnitud y signo, basta con invertir el bit de signo.

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7. Circuitos para restar números binarios

Semirrestador binario Restador binario elemental completo

Restador de N bits con propagación de acarreo en serie

-c_s s b a

-

_c e c_s s b a - _c e c_s s b a - _c e c_s s b a - _c e c_s s b a a₀ b₀ a₁ b₁ b_n-1 a_n-1 s₀ s₁ s_n-1

...

c_n-1 c_-1

16

Circuitos para restar números binarios

Otra opción: hacer una suma del minuendo con el complementario del sustraendo.

Â Para complementar el sustraendo, invertimos todos sus bits e introducimos

un 1 en el acarreo de entrada del sumador menos significativo.

Â Por este procedimiento también había que invertir el acarreo de salida.

Â Esto funciona tanto para binario puro como para complemento a 2 (en

complemento a 2 el acarreo se desprecia, y el desbordamiento se detecta de otro modo). + _c e c_s s b a + _c e c_s s b a + _c e c_s s b a a₀ b₀ a₁ b₁ b_n-1 a_n-1 s₀ s₁ s_n-1 c_n-1 '1'

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17

8. Circuitos para sumar y restar números binarios

Como se puede sumar y restar con un único sumador, puede diseñarse un único

circuito que realice ambas operaciones en función de una señal de control Op.

•Op = 0: suma. •Op = 1: resta.

Es preciso contar con un circuito que complemente condicionalmente el sustraendo en función de dicha señal Op.

equivale a 1

0 _Op

b _b

Op

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Circuito sumador / restador de N bits

Op = 0 ⇒ OPERACIÓN DE SUMA

Op = 1 ⇒ OPERACIÓN DE RESTA

Ejercicio: calcular el retardo de los sumadores / restadores de 4, 16 y 32 bits.

+ _c e c_s s b a + _c e c_s s b a + _c e c_s s b a a₀b₀ a₁b₁ b_n-1 a_n-1 s₀ s₁ s_n-1

...

C + _c e c_s s b a s_n-1 b_n-2 a_n-2 Op

(10)

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9. Indicadores de resultado

Otros indicadores usuales son:

Â Z: indicador de resultado nulo (Z=1 si el resultado es 0, Z=0 si no). Basta con una NOR de todos los bits del resultado.

Â N: indicador de signo (N=1 si el resultado es negativo, N=0 si es positivo ó 0). Es el bit más significativo del resultado.

Â V: indicador de desbordamiento (V=1 si hay desbordamiento, V=0 si no).

•En sumas (Op=0), V=1 si A_n-1= B_n-1 ≠ S_n-1. •En restas (Op=1), V=1 si A_n-1 ≠ B_n-1= S_n-1.

•Ambas condiciones se resumen en la expresión V=C_n_-₁⊕C_n_-₂

En los circuitos anteriores se ha contemplado el bit de acarreo.

(

) (

S_n_-₁

)

1 -n B 1 -n A 1 -n S 1 -n B 1 -n A Op 1 -n S 1 -n B 1 -n A 1 -n S 1 -n B 1 -n A Op V= ⋅ ⋅ ⋅ + ⋅ ⋅ + ⋅ ⋅ ⋅ + ⋅ ⋅

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Sumador / restador con indicadores de resultado

+ _c e c_s s b a + _c e c_s s b a + _c e c_s s b a a₀b₀ a₁b₁ b_n-1 a_n-1 s₀ s₁ s_n-1

...

C + _c e c_s s b a s_n-2 b_n-2 a_n-2 V

...

Z Op N

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10. Comparaciones

La comparación de dos números se realiza mediante una resta. • El valor del resultado en sí no es relevante.

• Lo que importa son las características del resultado.

• Las características del resultado se pueden analizar mediante los códigos de condición obtenidos tras la resta.

MIPS tiene instrucciones condicionales que realizan una resta entre dos operandos, calculan los códigos de condición y toman una decisión:

1.Scond rdest,rf1,rf2: si rf1 cond rf2 es cierto pone rdesta 1, si no lo pone a 0.

2.Bcondrf1,rf2,etiq: si rf1 cond rf2 es cierto salta a etiq, si no continúa.

3.Bcondrf,etiq: si rf1 cond 0 es cierto salta a etiq, si no continúa.

Otras: BCzT y BCzF testean un flag del coprocesador z (z ∈[0,3]) y ramifican si

corresponde.

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Condiciones en MIPS

BEQZ EQZ (equal to 0) Igual a 0 BNEZ

NEZ (not equal to 0) Distinto de 0 BCzT Flag(coprocesador z) T Cierto BGTZ ¬N·¬Z GEZ (less or equal than 0)

Mayor que 0 BCzF ¬Flag(coprocesador z) F Falso BLEZ N+Z

LEZ (less or equal than 0) Menor o igual que 0

SGT, BGT

GT (greater than) Mayor que con signo

SGTU, BGTU

HI (higher) Mayor que sin signo

SGEU, BGEU

GEU (greater or equal than unsigned) Mayor o igual que sin signo

SGE, BGE

GE (greater or equal than) Mayor o igual que con signo

SEQ, BEQ Z EQ (equal) Igual que SNE, BNE ¬Z NE (not equal) Distinto a SLEU, BLEU

LEU (less or equal than unsigned) Menor o igual que sin signo

SLE, BLE

LE (less or equal than) Menor o igual que con signo

BLTZ, BLTZAL N LTZ (less than 0) Menor que 0 ¬N C r31·¬V + ¬r31·V Expresión booleana BGEZ, BGEZAL GTZ (less than 0)

Mayor o igual que 0

SLTU, SLTIU, BLTU

LTU (less than unsigned) Menor que sin signo

SLT, SLTI, BLT

LT (less than) Menor que con signo

Instrucciones Nemotécnico

Condición

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11. Diseño modular de una UAL

Vamos a acometer el diseño de una UAL reducida para el MIPS con las siguientes operaciones:

Â AND lógico

Â OR lógico

Â Suma aritmética

Â Resta aritmética

Â Comparación de menor que

La UAL detectará las condiciones de desbordamiento y resultado nulo. La UAL se diseñará en forma modular:

partiendo de una célula elemental de UAL para operandos de 1 bit, construiremos la UAL completa para trabajar con

operandos de 32 bits. ALU Result Zero Overflow a b ALU operation CarryOut

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UAL de 1 bit (I): operaciones lógicas

Â Tiene dos entradas de datos: a y b.

Â Es necesaria una entrada de selección de 1 bit por Operation.

Â Ofrece un bit de resultado: Result.

b 0 1 Result Operation a

Ejercicio propuesto: calcular el retardo del circuito. a OR b 1 a AND b 0 Result Operation

(13)

25

UAL de 1 bit (II): añadiendo la suma

Â A la versión anterior se le añade la operación de suma con un

sumador binario elemental completo.

Â Se añade una entrada de datos: el acarreo de entrada (CarryIn).

Â Se añade una nueva señal de salida: el acarreo de salida (CarryOut).

Â Operation ya tiene 2 bits.

b 0 2 Result Operation a 1 CarryIn CarryOut Ejercicio propuesto: calcular el

retardo del circuito para la operación de suma. a OR b 1 (01) a + b + CarryIn 2 (10) a AND b 0 (00) Result Operation

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UAL de 32 bits: primera versión

Â Se construye uniendo 32 UAL de 1 bit.

Result31 a31 b31 Result0 CarryIn a0 b0 Result1 a1 b1 Result2 a2 b2 Operation ALU0 CarryIn CarryOut ALU1 CarryIn CarryOut ALU2 CarryIn CarryOut ALU31 CarryIn

Ejercicio propuesto: calcular el retardo del circuito para la operación de suma.

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UAL de 1 bit (III): añadiendo la resta

Â Para añadir la operación de resta es preciso permitir negar el segundo

operando del sumador.

Â La señal Binvert es una nueva entrada de control para indicar la operación

realizada (suma o resta).

0 2 Result Operation a 1 CarryIn CarryOut 0 1 Binvert b

Ejercicio propuesto: calcular el retardo del circuito para la

operación de suma o la de resta.

1 0 X X Binvert a + b + CarryIn 2 (10) 2 (10) 1 (01) 0 (00) Operación a OR b a + ¬b + CarryIn a AND b Result

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UAL de 1 bit (IV): añadiendo slt

Â Al añadir la operación de activación si menor se añade la entrada Less, que

contiene el bit resultante de la comprobación de la condición LT: •Less_i = 0 ∀i ∈[1,31].

•Less₀ = 0 si la condición es falsa, Less₀ = 1 si es cierta.

1 1 0 X X Binvert a + ¬b + CarryIn 2 (10) Less 3 (11) a + b + CarryIn 2 (10) 1 (01) 0 (00) Operation a OR b a AND b Result 0 3 Result Operation a 1 CarryIn CarryOut 0 1 Binvert b 2 Less

Para las celdas 1 a 31 de la UAL, Less = 0.

Para la celda 0, por Less entra

(15)

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Cálculo de la condición LT (less than)

Dos números positivos

(en complemento a 2): 0110 - 0100 0010 A = 6, B = 4: A-B ≥ 0 ⇒ A < B FALSE A = 4, B = 6: A-B < 0 ⇒ A < B TRUE 0100 - 0110 1110

Dos números negativos (en complemento a 2): 1100 - 1010 0010 A = -4, B = -6: A-B ≥ 0 ⇒ A < B FALSE A = -6, B = -4: A-B < 0 ⇒ A < B TRUE 1010 - 1100 1110 Un número positivo y el otro negativo: 0100 - 1110 0110 A = 4, B = -2: A-B ≥ 0 ⇒ A < B FALSE A = -4, B = 2: A-B < 0 ⇒ A < B TRUE 1100 - 0010 1010

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Â Del análisis anterior se deduce que la condición LT se puede evaluar mediante

una resta, de la cual sólo nos interesará el signo del resultado: •Si el resultado es positivo o 0, la condición es FALSA. •Si el resultado es negativo, la condición es CIERTA.

Â Dicho signo se puede obtener de la celda UAL que opera con la pareja de bits

más significativos (ALU31):

Set = s31 donde:

•Set: señal de evaluación de la condición LT (1 si cierta, 0 si falsa). •s31: salida del sumador de ALU31 (1 si negativo, 0 si positivo o nulo).

Â De la celda ALU31 también se puede obtener la condición de desbordamiento:

Cálculo de la condición LT (less than)

(

)

(

s_n_-₁

)

1 -n b 1 -n a 1 -n s 1 -n b 1 -n a Binvert 1 -n s 1 -n b 1 -n a 1 -n s 1 -n b 1 -n a Binvert Overflow ⋅ ⋅ + ⋅ ⋅ ⋅ + + ⋅ ⋅ + ⋅ ⋅ ⋅ =

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UAL de 1 bit (IV): celda más significativa

El bit más significativo exige entonces una celda UAL especial:

Â Se añade un circuito para detectar la

posible existencia de desbordamiento.

Â La salida Set indica el resultado de la

condición LT.

•Set irá a la entrada Less de la UAL

del bit 0.

¡CUIDADO!

Si hay desbordamiento en la resta, ¿la condición LT está bien evaluada?

0 3 Result Operation a 1 CarryIn 0 1 Binvert b 2 Less Set Overflow detection Overflow

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Â Analizando casos de resta con desbordamiento, se observa lo siguiente:

Cálculo de la condición LT (less than)

0110 - 1100 1010 V = 1 A = 6, B = -4: A-B ≥ 0 ⇒ A < B FALSE ¡y la resta da resultado negativo! A = -6, B = 4: A-B < 0 ⇒ A < B TRUE ¡y la resta da resultado positivo! 1010 - 0100 0110 V = 1

Â La condición LT para números en complemento a 2 debe considerar el signo

del resultado de la resta y el valor del flag de desbordamiento (ver transparencia

22 con tabla de condiciones):

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UAL de 32 bits: segunda versión

Â Se construye uniendo 32 UAL de 1 bit,

recordando que la del bit más

significativo es distinta de las demás.

Set a31 0 ALU0 Result0 CarryIn a0 Result1 a1 0 Result2 a2 0 Operation b31 b0 b1 b2 Result31 Overflow Binvert CarryIn Less CarryIn CarryOut ALU1 Less CarryIn CarryOut ALU2 Less CarryIn CarryOut ALU31 Less CarryIn

Ejercicio propuesto: calcular el retardo del circuito para las siguientes operaciones:

•add o sub. •or o and. •slt.

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UAL de 32 bits: tercera versión

Â Bnegate = CarryIn (suma/resta

en complemento a 2)

Â Añadido código de condición Z.

Â Operationy Bnegate: señales de

control de la UAL (3 bits).

Set a31 0 Result0 a0 Result1 a1 0 Result2 a2 0 Operation b31 b0 b1 b2 Result31 Overflow Bnegate Zero ALU0 Less CarryIn CarryOut ALU1 Less CarryIn CarryOut ALU2 Less CarryIn CarryOut ALU31 Less CarryIn 1 1 0 X X Bnegate a + ¬b + 1 ⇒ a - b 2 (10) Less 3 (11) a + b 2 (10) 1 (01) 0 (00) Operation a OR b a AND b Result

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35

12. Anticipación de acarreo

El sumador con propagación de acarreo en serie es muy lento ⇒ es muy

importante acelerar su funcionamiento.

Â Nos basaremos en el enfoque de la anticipación de acarreo.

Ecuaciones del sumador binario elemental completo:

+ c_e c_s s b a Para el bit 0: Para el bit 1:

En realidad no haría falta propagar los acarreos, pero las ecuaciones se complican enormemente al incrementar el número de bits.

c_s= a·b + (a⊕b)·c_e s = a ⊕b ⊕ c_e c₀ = a₀·b₀ + (a₀⊕b₀)·c_-1 s₀ = a₀ ⊕b₀ ⊕ c_-1 c₁ = a₁·b₁ + (a₁⊕b₁)·c₀ = a₁·b₁ + (a₁⊕b₁)·[a₀·b₀ + (a₀⊕b₀)·c_-1] s₁ = a₁ ⊕b₁ ⊕ c₀ = a₁ ⊕b₁ ⊕[a₀·b₀ + (a₀⊕b₀)·c_-1]

36

Anticipación de acarreo

Es posible definir dos funciones:

Â g_i: vale 1 si la pareja de bits a_i y b_i generan acarreo ⇒ g_i= a_i · b_i

Â p_i: vale 1 si la pareja de bits a_i y b_i pueden propagar un acarreo procedente de una pareja de bits anterior ⇒ p_i= a_i ⊕ b_i

Entonces: c_i = a_i·b_i + (a_i⊕b_i)·c_i-1 = g_i + (a_i⊕b_i) · c_i-1 s_i = a_i ⊕ b_i ⊕c_i-1= p_i⊕ c_i-1

Si conseguimos construir un circuito aparte que se encargue de calcular los acarreos, el sumador elemental es más sencillo, ya que proporciona como salida sólo los bits s_i, g_i y p_i.

a

_i

_g

i

p

_i

b

_i

c

_i-1

s

i

+

c_e g b a s p

+

_c e s b a g p

(19)

37

Anticipación de acarreo

El circuito que calcule los acarreos materializará las siguientes funciones lógicas: c₀ = g₀ + p₀· c_-1

c₁ = g₁+ p₁·c₀ = g₁ + p₁·[g₀ + p₀·c_-1] = g₁ + p₁· g₀ + p₁· p₀· c_-1

c₂ = g₂+ p₂·c₁ = g₂ + p₂·[g₁ + p₁·g₀ + p₁·p₀·c_-1] = g₂ + p₂·g₁ + p₂·p₁·g₀ + p₂·p₁·p₀·c_-1 c₃ = g₃+ p₃·c₂ = g₃ + p₃·[g₂ + p₂·g₁ + p₂·p₁·g₀ + p₂·p₁·p₀·c_-1] =

= g₃ + p₃·g₂ + p₃·p₂·g₁ + p₃·p₂·p₁·g₀ + p₃·p₂·p₁·p₀·c_-1

Sobre la expresión de c₃ podemos definir sendas funciones G y P de generación y

propagación de acarreo en un bloque de cuatro bits: •G = g₃ + p₃·g₂ + p₃·p₂·g₁ + p₃·p₂·p₁·g₀

•P = p₃·p₂·p₁·p₀

Y entonces la expresión de c₃ queda así:

c₃ = g₃ + p₃·g₂ + p₃·p₂·g₁ + p₃·p₂·p₁·g₀ + p₃·p₂·p₁·p₀·c_-1= G + P · c_-1

38

Anticipación de acarreo

De este modo podemos definir un bloque de anticipación de acarreo de 4 bits que recibirá como entradas {g_i}_i=0...3, {p_i}_i=0...3 y c_-1 y tendrá como salidas c₀, c₁, c₂, G y P.

•Las fórmulas de un módulo de anticipación de acarreo para más de 4 bits se complican mucho y dejan de ser viables.

•El módulo de 4 bits será conectable en cascada para formar anticipadores de acarreo en varios niveles jerárquicos.

3 2 2 1 1

3 0 0

-1 1

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39

Circuito anticipador de acarreo de 4 bits

Ejercicio: añadir la salida c₃ al circuito.

c_-1 G P g₃ p₂ g₂ p₁ g₁ p₃ p₀ g₀ c₁ c₂ c₀

40

Anticipación de acarreo

La anticipación de acarreo se puede realizar en forma jerárquica, gracias a las salidas G*

y P* _{del anticipador.}

Figura: UAL de 16 bits con dos niveles de anticipación de acarreo.

•Cada UAL de 4 bits contiene una unidad de anticipación de acarreo, y genera 4 bits de resultado, P_i y G_i.

•El segundo nivel de anticipación calcula los acarreos de entrada de las UAL 1, 2 y 3.

CarryIn Result0--3 ALU0 CarryIn Result4--7 ALU1 CarryIn Result8--11 ALU2 CarryIn CarryOut Result12--15 ALU3 CarryIn C1 C2 C3 C4 P0 G0 P1 G1 P2 G2 P3 G3 pi gi pi + 1 gi + 1 ci + 1 ci + 2 ci + 3 ci + 4 pi + 2 gi + 2 pi + 3 gi + 3 a0 b0 a1 b1 a2 b2 a3 b3 a4 b4 a5 b5 a6 b6 a7 b7 a8 b8 a9 b9 a10 b10 a11 b11 a12 b12 a13 b13 a14 b14 a15 b15 Carry-lookahead unit