CONVERSOR A/D (ADC) (I/II).

(1)

Febrero 2002 Ignacio Bravo Muñoz ₁₆

CONVERSOR A/D (ADC)

(I/II).

• El ADC será un elemento

ideal (a excepción del tiempo

de conversión (

T

_C

)) y sólo

como dispositivo cuantificador

no muestreador.

• El ADC comienza a cuantificar

con

IC

. Cuando finaliza lo

“notifica” con

FC

.

CONVERSOR A/D (ADC)

(I/II).

• El ADC será un elemento

ideal (a excepción del tiempo

de conversión (T

_C

)) y sólo

como dispositivo cuantificador

no muestreador.

• El ADC comienza a cuantificar

con IC. Cuando finaliza lo

“notifica” con FC.

Salida Digital +VCC -VCC - + n bits Entrada

Analógica Conversión Inicio (IC) Otras señales de control Reloj Fin de conversión (FC)

ADC

CONVERSOR A/D (I/II)

En la lección previa a ésta dentro del tema 6 de la programación propuesta de Subsistemas Analógicos, se explican en detalle el funcionamiento de los conversores A/D, estructuras y diferentes modelos. Por ello aquí no se va a referenciar al funcionamiento de un tipo determinado de conversor. Simplemente se modela el ADC como un dispositivo de conversión A/D que tiene una entrada analógica y genera una palabra digital de ‘n’ bits de salida proporcional a esa señal de entrada. Para ello dentro del amplio abanico de señales que pueden tener los ADC’s (muchas de ellas propias del modelo o configuración escogido) simplemente vamos a tener en cuenta dos señales:

•IC: Señal de inicio de conversión. Cuando ésta se activa se inicia el proceso de conversión de la señal de entrada. El ADC por lo tanto empieza a funcionar. •FC: Señal de fin de conversión. Cuando el ADC ha finalizado de transformar el valor analógico en uno digital, genera un pulso notificando que se ha finalizado el proceso. Justo después de este pulso el ADC entra en un proceso inactivo. Con respecto a los parámetros característicos de un ADC, dentro del gran conjunto de parámetros que hacen desviar el funcionamiento ideal del ADC, sólo nos vamos a quedar con el tiempo de conversión (TC). Éste será el que necesite el ADC desde que se da la orden de inicio de conversión hasta que el dato está disponible a la salida. Este tiempo es propio de cada tipo de ADC no existiendo un valor típico. Existen otros errores propios de conversores (linealidad, ganancia, ...) que se estudian en una lección posterior

(2)

Febrero 2002 Ignacio Bravo Muñoz ₁₇

CONVERSOR A/D (ADC) (II/II).

t IC t FC TC ADC INACTIVO ADC ACTIVO ADC INACTIVO DATO LISTO

CONVERSOR A/D (II/II)

En la figura se refleja el cronograma básico de funcionamiento de un conversor A/D. En la parte superior se representa la señal de inicio de conversión (IC). En un instante determinado se genera la condición de activación y automáticamente el ADC comienza el proceso de conversión. Para ello utilizará un tiempo (tiempo de conversión (T_C)) en que el ADC transformará su valor analógico en una palabra digital. Una vez finalizado ese tiempo, es decir una vez que la palabra digital esté lista, se genera un pulso en la señal FC (fin de conversión) que informará sobre el fin del proceso de conversión. Será a partir de este momento cuando se pueda dar de nuevo la orden de inicio de conversión. Así se denominará frecuencia de conversióna la cadencia de activaciones de IC. Se puede deducir de una manera clara, que en el ADC anterior (sin ningún tipo de elemento externo) esta frecuencia sólo se ve condicionada por el tiempo de conversión.

(3)

Febrero 2002 Ignacio Bravo Muñoz ₁₉

• El sistema BÁSICO de

conversión A/D

es el

formado por un

único conversor.

• Los parámetros a

tener en cuenta en

este sistema serán el

Tc

(tiempo de

conversión) y Ts

(período de muestreo)

IC t Ts

ADC

Ve(t)

IC

Sistema de

control

FC n bits

A continuación se desarrollan diversos sistemas de conversión y preprocesado A/D, comenzando siempre por los más sencillos y posteriormente recorriendo diversas configuraciones. Cada una de ellas es óptima para unas determinadas aplicaciones, existiendo en todas ellas unas ventajas e inconvenientes que poco a poco se irán desglosando.

El análisis de los sistemas se realizará en base a dos de los parámetros más importantes a la hora de elegir un sistema u otro: frecuencia de muestreo y frecuencia máxima de entrada en el conversor.

El sistema más sencillo para realizar el proceso de conversión analógica digital, es el formado por un ADC cuyas señales de control y estado son gestionadas adecuadamente por un sistema de control ideal.

Se definirá el tiempo de conversión (Tc) como el tiempo que necesita el conversor para realizar una conversión. Este tiempo es variable en función del tipo de conversor utilizado (rampa, aproximaciones sucesivas, Flash, ...).

Se definirá como frecuencia de muestro (fs) a la cadencia con que se activa la señal de Inicio de Conversión (IC) en el ADC. Si el sistema conversor únicamente está formado

(4)

Febrero 2002 Ignacio Bravo Muñoz ₂₀ SOLUCIÓN: SOLUCIÓN: Limitar la variación de la señal de entrada en Tc a un error máximo. Normalmente ±q/2

• Un parámetro

fundamental es la

fe

_MAX

.

Î

Estudio detallado

de la señal de entrada.

t Ve(t) IC IC Ts TC Ve(t) Tc Durante el tiempo de conversión la señal de entrada no es estable ¿Qué valor se digitaliza?

Según se observa en la figura cuando se da la orden de IC, el conversor necesita un tiempo Tc para convertir ese valor analógico. ¿En qué instante de tiempo se captura el dato para digitalizar? ¿Qué valor se coge de los comprendidos en el intervalo de Tc? En principio no se puede asegurar ningún valor, sin embargo sí sabemos que si Tc fuera nulo conoceríamos con exactitud el valor analógico. Sin embargo esta hipótesis no es válida en este circuito ya que en la realidad no existe un ADC con Tc=0. Si la señal de entrada no se mantiene constante durante el Tc, el dato de salida que ofrece el circuito queda indeterminado en cuanto al instante de tiempo al que representa. Esta situación origina un flujo de datos que no tiene porqué corresponder a valores de la señal equiespaciados en el tiempo, luego no se puede asegurar un muestreo periódico.

Otro principio que nos podría valer para conocer el valor del dato analógico, o al menos un valor muy cercano a él, sería limitar la variación máxima de la señal de entrada. Si se acota la variación máxima de la señal de entrada, al fin y al cabo lo que se está haciendo es asumir un error de conversión y acotar ese error. El error que se va a asumir será como máximo q/2, valor típico de un error intrínseco de conversores.

(5)

Febrero 2002 Ignacio Bravo Muñoz ₂₁ ∆Ve 2 q 2 Tc≤ ± ≤ ± q TcdVe dt MAX dVe dt wVp Vpfe q FE FE Vp MAX MAX n n = = = − − ≈ + − 2 1 2 π 2 2 fe_MAX ≤ 1 Tc 2π (n+1)

• Otra

condición.

• Otra

condición.

fe_MAX < fs 2 A partir del teorema de Nyquist. Si la señal de entrada es senoidal fs Tc = 1 (1) ₍₂₎ Ejemplo: N=8 bits; Tc=10µs Îfs_MAX=100Ks/s De (2): fe<50KHz De (1): fe<62Hz

La velocidad

de la señal de

entrada está

muy limitada

Î

Uso de S/H

La velocidad

de la señal de

entrada está

muy limitada

Î

Uso de S/H

Por lo tanto partiendo de la idea que el conversor necesita tener estable su señal analógica de entrada durante el tiempo de conversión, y observando que en el circuito básico, esta condición es imposible de tener, se acotará las oscilaciones máximas de la señal de entrada a ±q/2 voltios. Esto quiere decir que la variación de la señal de entrada máxima durante el tiempo de conversión debe ser inferior al valor ±q/2.

Partiendo de la condición anterior, se calcula a continuación la frecuencia máxima de la señal de entrada para asegurar un error inferior a ±q/2. Para ello se parte de una onda seno a la entrada que cubre todo el rango del conversor Ve(t)=Vp sen (wt+φ) y SPAN=2Vp y de un conversor genérico de ‘n’ bits. Así desarrollando estas condiciones, se obtiene una frecuencia de entrada máxima (Ec .(1)).

Desde otro punto de vista y sabiendo que la velocidad máxima a la que el sistema puede ofrecer datos de salida viene marcada por el tiempo de conversión del ADC, se podría obtener la frecuencia de entrada máxima a partir del teorema de Nyquist (Ec. (2)).

En este punto nos encontramos con dos condiciones que determinan la máxima frecuencia de entrada, teniendo que elegir aquella que sea más restrictiva. Claramente se puede comprobar que la frecuencia obtenida por la Ec. (1) es mucho más restrictiva que la (2). De todas formas particularizando para un conversor de 8 bits y tiempo de conversión de 10µs, resulta que la frecuencia de muestreo puede ser de 100 ks/s pero la

(6)

Febrero 2002 Ignacio Bravo Muñoz ₂₂

Sistema formado por un ADC y un S/H

S/H

ADC

Ve

_ADC

(t)

IC n bits

Sistema de

control

FC V_S/H

Ve(t)

SISTEMA FORMADO POR UN ADC Y UN S/H.

Las variaciones del nivel de la señal de entrada al ADC en la toma de muestras limita drásticamente la frecuencia máxima de la señal de entrada al sistema, si bien el conversor es capaz de proporcionar un flujo muy alto de datos a su salida. Para disminuir la incertidumbre temporal resulta de gran utilidad introducir un circuito a la entrada del ADC que sea capaz de muestrear la señal y mantener el valor correspondiente a un instante bien determinado durante el tiempo que el conversor invierte en asignarle el código correspondiente.

El elemento que realiza la función comentada es el conocido como circuito de muestreo y retención S/H. El esquema se representa en la figura superior reflejándose los terminales básicos de control IC (inicio de conversión del ADC) y (control de las acciones de muestreo y retención).

El estudio de esta nueva configuración se parte desde dos puntos de vista. Ello ayudará a la compresión del funcionamiento de este sistema:

• S/H como circuito ideal: Es un circuito que mantiene la señal de entrada desde el momento en que se acciona VS/H.

• S/H como elemento real: El S/H no es un circuito que actúa de manera inmediata sino que necesita de unos tiempos de respuesta propios de su configuración interna y que anteriormente se explicaron.

(7)

Febrero 2002 Ignacio Bravo Muñoz ₂₃

• Estudio desde

dos puntos

de vista:

1. Sample & Hold: IDEAL.

• La frecuencia de muestreo sólo viene limitada por el T_C del ADC.

• La frecuencia de entrada viene limitada por el teorema de

Nyquist

.

• Estudio desde

dos puntos

de vista:

1. Sample & Hold: IDEAL.

Sample & Hold: IDEAL.

• La frecuencia de muestreo sólo viene limitada por el T_C del ADC.

• La frecuencia de entrada viene limitada por el teorema de

Nyquist

. ADC ADC H S MAX

Tc

T

fs

1

/

=

+

=

0

2

2 fe

fe

fs

>

_MAX



→

_MAX

≤

SAMPLE & HOLD IDEAL (I/II)

Supuesto el S/H ideal, la frecuencia máxima de conversión del sistema es la inversa del tiempo de conversión del ADC ya que ahora existe un elemento que mantiene constante la señal de entrada a la hora de convertir muestras. Con respecto a la frecuencia máxima de la entrada viene limitada por el teorema de Nyquist a la mitad de la frecuencia de conversión, pues no existe incertidumbre temporal.

(8)

Febrero 2002 Ignacio Bravo Muñoz ₂₄ Ejemplo: N=8 bits; Tc=10µs fe_MAX=50 KHz fs_MAX=100Ks/s Ve(t) Hold, IC T_C Sample Ve’(t) Hold, IC t t Ahora la señal es constante durante el tiempo de conversión del ADC

SAMPLE & HOLD IDEAL (II/II)

Se observa con los datos del ejemplo del sistema básico de conversión, que la frecuencia máxima de muestreo sigue siendo la misma, mientras que la máxima frecuencia de la señal de entrada ahora con el empleo de un S/H ha aumentado considerablemente. Este valor es totalmente ideal sin tener presente en ningún momento parámetros internos del S/H que modificarán notablemente este valor obtenido.

(9)

Febrero 2002 Ignacio Bravo Muñoz ₂₅

2. Sample & Hold: REAL.

Existen una serie de parámetros que

modifican el resultado anterior:

1) DROOP RATE

. Debe limitarse su valor para que

no supere ±q/2.

2)

T

_ADQ

, T

_AP

, T

_ESTH

.

2. 2. Sample & Hold: REAL.

Sample & Hold: REAL.

Existen una serie de parámetros que

modifican el resultado anterior:

1)

DROOP RATE

. Debe limitarse su valor para que

no supere ±q/2.

2)

T

_ADQ_ADQ

, T

_AP_AP

, T

_ESTH_ESTH

.

ADC EST ADQ MAX

_T

_Tc

fs

HOLD

+

=

1

2

/

_Tc

q

dt

dVo

DROOPRATE

₌

S H

_≤

_±

¡Parámetro ¡Parámetro dependiente dependiente de C de CHH!! La frecuencia de conversión La frecuencia de conversión disminuye. disminuye. Circuito de control más Circuito de control más complejo. complejo.

SAMPLE & HOLD REAL (I/VI)

En un S/H real existen unos parámetros que pueden modificar el resultado anterior. A continuación se analizan sus efectos:

1.- Durante el modo retención en el S/H cambia paulatinamente la tensión de salida a un ritmo caracterizado por el parámetro velocidad de caída (DROOP RATE) en modo hold. Debe limitarse esta variación de tensión para que durante el intervalo de tiempo que el ADC invierte en la cuantificación no supere el valor ±1/2LSB. Luego el S/H utilizado no debe superar esta relación para no superar el error previsto. Como anteriormente se explicó el valor de este parámetro viene condicionado por la elección de C_H.

2.- Si se considera que el S/H necesita un tiempo para adquirir la señal desde que recibe la orden de muestreo (T_ADQ), y que tras la orden de retención debe transcurrir el tiempo de asentamiento de su señal de salida antes de comenzar la conversión, para lo cual invierte un tiempo "T_AS" (incluye el de apertura T_AP), la frecuencia de muestreo máxima, que es la inversa del tiempo necesario para convertir cada muestra, vale la expresión mostrada en la parte superior, donde tanto el tiempo de adquisición, como el de asentamiento (también conocido como de establecimiento), dependerán entre otros parámetros de la C_H. Se comprueba que la frecuencia de conversión disminuye sobre el esquema básico estudiado inicialmente. Además, es necesario un circuito de control que sea capaz de asegurar la ejecución de cada una de las acciones en el momento correcto.

(10)

Febrero 2002 Ignacio Bravo Muñoz ₂₆ ADC EST ADQ MAX Tc T T fs HOLD + + = 1 Ejemplo. Tc=10µs; n=8 bits, TADQ=2µs, TESTHOLD=0.5 µS fsMAX=80 Ks/s feMAX=40 KHz Con el S/H se aumenta la feMAX pero los parámetros

característicos de éste, hacen disminuir notablemente los resultados ideales. 2 MAX MAX fs fe = Tc Ve (t) VeADC VS/H Sample Tap Hold Sample T_ADQ T_{EST HOLD} t t t IC (2) (1)

SAMPLE & HOLD REAL (II/VI)

En esta transparencia se presenta el cronograma de funcionamiento del sistema formado por un ADC y un S/H teniendo presente los tiempos característicos de éste.

El cálculo de la expresión de la frecuencia de entrada máxima se realiza en base al teorema de Nyquist. Pero ¿cuál es la frecuencia de conversión máxima? Ahora el cálculo no es tan trivial como ocurría antes cuando el S/H era ideal. Ahora tenemos que tener presentes los tiempos de apertura, adquisición y establecimiento en modo HOLD. Para ello es imprescindible analizar la obtención del cronograma superior.

Dicho cronograma está dividido en 3 gráficas (de arriba abajo): Señal de entrada al S/H (Ve(t)) y al ADC (Ve_ADC(t)), Señal de control del S/H (V_S/H) y señal de inicio de conversión del ADC (IC). El sistema comienza con una orden de muestreo. Esta orden debe estar como mínimo el tiempo de adquisición propio del S/H. Una vez finalizado este tiempo se emite la orden de inicio del modo de retención. Hasta que la señal de salida del S/H no esté estabilizada, es decir hasta que no finaliza el transitorio (caracterizado por T_ESTH), no se puede emitir la orden de inicio de conversión del ADC. Justo cuando finaliza este tiempo se comienza a convertir. La señal de entrada ahora es constante (a excepción del efecto provocado por el DROOPRATE) evitando la incertidumbre de conversión que se tenía en el circuito básico. El ADC necesita un tiempo para la generación del dato digital (tiempo de conversión) y una vez que finaliza este tiempo se puede activar de nuevo la orden de muestreo y comenzar otro período de adquisición y conversión. Todo este tiempo de muestreo dependerá del tiempo de adquisición, el tiempo de establecimiento en modo HOLD (el tiempo de apertura está incluido en él) y

(11)

Febrero 2002 Ignacio Bravo Muñoz ₂₇

3)

INCERTIDUMBRES EN EL MUESTREO

PERIÓDICO: (

JITTER

).

• Variación en la periodicidad de toma de

muestras.

• Tres fuentes:

– Incertidumbre en el tiempo de apertura: Tiempo que transcurre desde que se da la orden de Hold hasta que la ejecuta (J_TAP).

– Ruido asociado a la señal de control del S/H (J_Vs/h). – Incertidumbre asociada al tiempo transcurrido entre

flancos de la señal de control.

• Se acotará el error a un valor inferior a ±q/2.

3)

INCERTIDUMBRES EN EL MUESTREO

PERIÓDICO: (

JITTER

).

• Variación en la periodicidad de toma de

muestras.

• Tres fuentes:

– Incertidumbre en el tiempo de apertura: Tiempo que transcurre desde que se da la orden de Hold hasta que la ejecuta (J_TAP).

– Ruido asociado a la señal de control del S/H (J_Vs/h). – Incertidumbre asociada al tiempo transcurrido entre

flancos de la señal de control.

• Se acotará el error a un valor inferior a ±q/2.

Jittersa considerar No se considerará por suponer ideal el elemento de control

SAMPLE & HOLD IDEAL (III/VI)

Un S/H invierte un tiempo en ejecutar la orden de paso a modo retención conocido como tiempo de apertura. Este retraso, ya contemplado anteriormente al calcular la frecuencia de conversión, en principio no tiene ninguna importancia, salvo en aplicaciones donde es fundamental que las muestras representen a instantes de tiempo concretos, como pueden ser aplicaciones con control digital. El problema surge al evaluar la constancia del tiempo de apertura, así como la periodicidad de la señal que genera la orden de paso a modo retención. Estos parámetros siempre presentan una incertidumbre denominada “Jitter” del tiempo de apertura y de la señal S/H, que se expresa en ns_rmsó ps_rms.

(12)

Febrero 2002 Ignacio Bravo Muñoz ₂₈

• Incertidumbre en el tiempo de apertura

(J

_TAP

).

•

• Incertidumbre en el tiempo de apertura

Incertidumbre en el tiempo de apertura

(J

_TAP_TAP

).

Señal muestreada t )T1 t1 t3 t4 Instantes de muestreo )T2 )T3 )T4 t3 ∆T2

Desde que se da la orden de modo HOLD, hasta que el S/H la ejecuta transcurre un tiempo (Tap) Problemática analóga al circuito de conversión básico (variación en la señal de entrada) ∆T1 ∆T3 ∆T4

SAMPLE & HOLD IDEAL (IV/VI)

Para modelar el efecto del Jitter del tiempo de apertura se recurre a la figura superior. En ésta se observa que las amplitudes finalmente cuantificadas no corresponden a períodos de tiempo equiespaciados, existiendo una diferencia entre las amplitudes reales e ideales de la señal muestreada. Esta diferencia aumenta al hacerlo tanto el incremento en el instante de muestreo, como la velocidad de variación de la señal muestreada. Como ambos no son constantes para cada muestra, los errores producidos en cada proceso son diferentes, dando lugar a diferentes métodos para imponer límites al Jitter de la señal de muestreo:

• Limitar la amplitud del error máximo en cada muestra. Si el Jitter es periódico, el análisis resulta en un valor de pico del Jitter. Por el contrario, si es una señal aleatoria se obtiene su valor eficaz y una probabilidad asociada.

• Limitar la potencia total de ruido introducida en la señal digitalizada y no en cada muestra. Si el Jitter es periódico, el análisis proporciona su valor de pico o eficaz y si es aleatorio el valor eficaz.

• Limitar la potencia máxima de las diferentes componentes de ruido que aparecen en el espectro de la señal digitalizada o la densidad espectral máxima de potencia de ruido, caracterizándose el Jitter igual que en el supuesto anterior.

(13)

Febrero 2002 Ignacio Bravo Muñoz ₂₉

• Ruido asociado a la señal de control del S/H

(J

_Vs/h

)

•

• Ruido asociado a la señal de control del S/H

Ruido asociado a la señal de control del S/H

(J

_Vs/h_Vs/h

)

Si el flanco de la orden de Si el flanco de la orden de control es abrupto, la control es abrupto, la

influencia del ruido es nula.

influencia del ruido es nula. Las señales reales no tienen Las señales reales no tienen _{flancos tan abruptos,}_{flancos tan abruptos,}

presentan unos tiempos de

subida y bajada

subida y bajada ÎLas ÎLas

órdenes de muestreo son

variables en cada flanco

t Señal de muestreo Señal de muestreo t t1 Inicio de muestreo a. b. t1 t1ideal )∆TT11

SAMPLE & HOLD IDEAL (V/VI)

Esta última aportación es debida a que el sistema de muestreo interpreta la orden cuando la señal digital que le comanda supere un umbral de amplitud determinado. Dicha señal digital siempre está contaminada con un cierto nivel de ruido, que si el diseño no es mediocre, presenta un valor muy inferior al de la señal digital. Si el flanco activo de dicha señal es completamente abrupto la influencia del ruido es nula, tal y como se comprueba en la figura (a). Por el contrario, las señales de control reales presentan unos tiempos de subida y bajada no nulos, por lo que el ruido origina que las órdenes de muestreo se produzcan en un instante de tiempo diferente del ideal y variable en cada flanco, tal y como se muestra en la figura(b). Análogamente, el umbral de amplitud que debe ser atravesado para interpretar la orden de muestreo no es constante, sino que está afectado por ruidos procedentes de la alimentación del circuito de muestreo y otra circuitería integrada en el mismo dispositivo.

El Jitter extraído de las hojas de características de los fabricantes de subsistemas de muestreo y de generación de la señal de muestreo presuponen un ruido en las alimentaciones despreciable, incluyendo el dato proporcionado el resto de fenómenos internos. Por consiguiente, la enumeración de fuentes de Jitter realizada anteriormente se puede matizar, resultando:

• Jitter proporcionado por el fabricante del subsistema de muestreo y de generación de la señal de muestreo.

(14)

Febrero 2002 Ignacio Bravo Muñoz ₃₀

• Cálculo de

Jitters

en el SAD propuesto.

• Cálculo de

Jitters

en el SAD propuesto.

) ( _/ / /H S H S H S dVe_dt Tap V Vs = ∆ +∆ ∆

)

J

(

2

1

S/H V Tap 1) (n

₊

=

₊

π

MAX

fe

) (Tap VS/H

J

₊ 2 ) ( _/ q dt dVe J J_Tap+ _V_S _H ≤±

Para una señal senoidal Ejemplo_J . Tap+JVs/h=120ps;

n=12 bits; feMAX=40 KHz

Conclusión.

Aparece una nueva limitación en la

frecuencia máxima de la señal de entrada. Suele ser la más restrictiva.

SAMPLE & HOLD IDEAL (VI/VI)

En las expresiones anteriores el cálculo del Jitter máximo depende de las características de las dos aportaciones que lo forman. Normalmente, la aportación debida al S/H se puede caracterizar como una variable aleatoria con función de densidad gaussiana, mientras que la aportación producida por la señal de control puede estar formada por diferentes aportaciones, unas aleatorias y otras determinísticas. El estudio en rigor del Jitter se sale de las pretensiones de este texto. En la práctica, más que un análisis del peor caso, se realiza una evaluación de las potencias de ruido producidas por el Jitter, limitándolas por ejemplo al valor del ruido de cuantificación.

(15)

Febrero 2002 Ignacio Bravo Muñoz ₃₂

Ahora el objetivo es digitalizar varios canales

de entrada.

Supondremos muestreo secuencial, se va

conmutando los distintos canales de entrada

de manera secuencial.

Los efectos de Jitters

son los mismos que

antes marcados por el S/H.

Dos posibles soluciones.

Usar (1 ADC + 1 S/H) por cada canal de entrada.

Usar 1 multiplexor + 1 ADC + 1 S/H.

Empleo de amplificadores en SAD multicanal.

Ahora el objetivo es digitalizar varios canales

de entrada.

Supondremos muestreo secuencial, se va

conmutando los distintos canales de entrada

de manera secuencial.

Los efectos de

Jitters

son los mismos que

antes marcados por el S/H.

Dos posibles soluciones.

Usar (1 ADC + 1 S/H) por cada canal de entrada.

Usar 1 multiplexor + 1 ADC + 1 S/H.

Empleo de amplificadores en SAD multicanal.

INTRODUCCIÓN SAD MULTICANAL.

A continuación el objetivo es analizar diversas configuraciones que permitan la conversión de varios canales. Esta conversión será periódica y cíclica, es decir el tiempo que debe transcurrir entre canal y canal será el mismo y cuando haya finalizado de muestrear el último canal se comenzará de nuevo por el primero.

Se presentarán diversas configuraciones, presentando en cada caso las ventajas e inconvenientes que presentan cada una. Primeramente se comenzará por la configuración más sencilla que podría ser la formada por un S/H y un ADC por cada canal de entrada con un sistema de control encargado de ir conmutando adecuadamente cada uno de los canales. Como mejora a esta configuración se presentará la configuración formada por un multiplexor analógico (cuyo funcionamiento y características se presentó al principio de este tema), un ADC y un S/H. Esta configuración requerirá de nuevo un análisis exhaustivo de las diferentes tareas de estos elementos para optimizar su funcionamiento. Sobre este sistema se desarrollará una modificación para sistemas con muestreo simultáneo. Por último en este apartado se describirá la influencia de Amplificadores en estas últimas configuraciones.

(16)

Febrero 2002 Ignacio Bravo Muñoz ₃₃ 1ª SOLUCIÓN.

1 S/H+1ADC

por canal.

1ª SOLUCIÓN. 1ª SOLUCIÓN.

1 S/H+1ADC

por canal.

S/H

ADC Ve’₁(t) IC1 n1 bits FC1 V_S/H1 Ve₁(t) Ve’₁(t)

S/H

ADC IC2 n2 bits FC2 VS/H2 Ve₂(t)

S/H

ADC Ve’_m(t) ICm nm bits FCm VS/Hm Ve_m(t)

...

Sistema de control

...

FC2 FC1 FCm IC1 IC2 ICm V_S/H1

...

V_S/H2

PRIMERA SOLUCIÓN: 1S/H + 1ADC POR CANAL. (I/II)

Sin duda alguna esta puede ser la solución más sencilla que uno se puede plantear a la hora de desarrollar un sistema que se encargue de “digitalizar” múltiples canales de entrada. Cada subsistema de conversión (S/H + ADC) tendrá 3 señales de control o estado: V_S/H, IC y FC. Todas ellas son llevadas al sistema de control que se encargará de ir conmutando paulatinamente cada subsistema cuando el anterior haya finalizado.

(17)

Febrero 2002 Ignacio Bravo Muñoz ₃₄

Secuencia de conversión de un canal

) ( 1 ADC EST ADQ MAX _T _T _Tc fs HOLD + + = Tc t IC t VS/H Sample Tap Hold Sample T_ADQ TEST HOLD INCONVENIENTES: INCONVENIENTES: •Costoso. •Elevado número de señales de control. •Muchos buses de datos. •El subsistema más lento impondrá fs SOLUCIÓN

¡ SOLAPAR LAS TAREAS PARA SÓLO USAR 1 ADC! ESTO IMPLICARÁ UN ESTUDIO DETALLADO DEL ANÁLISIS TEMPORAL

VENTAJAS:

•Control fácil por parte del Sistema de Control •Elevada fs 2 MAX MAX fs fe = fe_MAX = f(Jitters) (1) (2)

PRIMERA SOLUCIÓN: 1S/H + 1ADC POR CANAL (II/II)

Desde luego este tipo de sistema posee un número mayor de inconvenientes que de ventajas. Entre ellos se puede encontrar el excesivo número de circuitos a utilizar con el incremento de precio que lleva asociado (tanto por el uso de componentes como el espacio que ocuparía en una placa PCB). A mayor número de canales de entrada, mayor número de señales disponibles de entrada/salida, así como buses de datos (obviamente se necesitará un bus de datos por cada conversor) deberá tener el Sistema de control, por lo que para un sistema de muchos canales de entrada, resulta inviable el uso de un Sistema de Control muy potente (ya que el aumento del número de terminales suele estar asociado a la potencia del Sistema, hágase una comparativa con un microprocesador o un microcontrolador).

Como aspectos positivos únicamente se puede destacar, el funcionamiento del Sistema de Control, ya que éste sólo deberá activar V_S/H, así como la frecuencia de conversión. Ésta posee un valor idéntico al que se desarrolló anteriormente para un sistema basado en un S/H+ADC. Sin embargo ese valor sólo es el referente a 1 canal, por lo que la expresión final dependerá de los N canales de entrada. Si se desea un sistema multicanal periódico, el valor de la frecuencia de muestreo vendrá limitado por el valor del subsistema S/H+ADC más lento.

(18)

Febrero 2002 Ignacio Bravo Muñoz ₃₅

2ª SOLUCIÓN. 1MUX+1S/H+1ADC

Ve₁(t) Ve₂(t) VeN(t)

Sistema de

control

S/H

ADC Ve’(t) IC n bits Ve(t) MUL T IP LEXOR

...

V_S/H Cambio Canal FC ¿Cuándo es el momento adecuado para cambiar de canal?

SEGUNDA SOLUCIÓN: SISTEMA FORMADO POR UN MULTIPLEXOR, UN S/H Y UN ADC (I/III)

A continuación se propone un nuevo sistema que optimiza los costes así como el tamaño ocupado por el sistema anterior. Evidentemente el sistema tendría la misma velocidad de muestreo que el sistema anterior si el multiplexor de entrada fuera ideal, en cuanto a que automáticamente, nada más activar el cambio de canal de entrada, la señal de entrada de éste (Vei(t)) se reflejará en su salida (Ve(t)).

De la figura se puede observar como el Sistema de Control reduce notablemente su complejidad, desde el punto de vista de señales de control y datos, con respecto al circuito anterior. Ahora sólo se debe encargar de gestionar y activar correcta y coherentemente las señales de cambio de canal del multiplexor, V_S/H, IC y FC del ADC. Sin embargo, ahora surge la siguiente cuestión: ¿Cuándo es el momento más adecuado para cambiar de canal de entrada? Para contestar la pregunta se proponen dos posibles secuencias que se desarrollan en la siguiente transparencia.

(19)

Febrero 2002 Ignacio Bravo Muñoz ₃₆

Secuencia 2.

• Selección canal

analógico 1, muestreo

del S/H, conversión ADC

y selección canal

próximo, ....

• ☺Solape de tareas

fs

.

• Problemas de acoplo entre E/S en modo Hold en el S/H.

Secuencia 2.

• Selección canal

analógico 1, muestreo

del S/H, conversión ADC

y selección canal

próximo, ....

• ☺Solape de tareas

fs

.

• Problemas de acoplo entre E/S en modo Hold en el S/H.

Secuencia 1.

• Selección del canal

analógico 1 en el

multiplexor, muestreo

del S/H, conversión del

ADC, selección canal

analógico 2, ....

• Se desperdician tiempos ya que no se optimiza la

fs.

Secuencia 1.

• Selección del canal

analógico 1 en el

multiplexor, muestreo

del S/H, conversión del

ADC, selección canal

analógico 2, ....

• Se desperdician tiempos ya que no se optimiza la

fs.

CANAL 1 CANAL 2 S/H S/H ADC ADC CANAL 1 CANAL 2 S/H S/H ADC ADC S/H CANAL 3 CANAL 4 ) ( * 1 ADC EST ADQ EST MAX _N _T _T _T _Tc fs HOLD MUX+ + + =

SEGUNDA SOLUCIÓN: SISTEMA FORMADO POR UN MULTIPLEXOR, UN S/H Y UN ADC (II/III)

Dos son las posible secuencias de control de funcionamiento del sistema anterior:

Secuencia 1. La primera secuencia de actuación que uno puede razonar sería la siguiente: Activo un canal de entrada, muestreo y retengo en el S/H y cuando haya finalizado el tiempo de establecimiento del S/H activo la conversión del ADC. Cuando éste haya finalizado se está en condiciones de realizar el proceso de adquisición y conversión del siguiente canal analógico de entrada, etc. Este tipo de secuencia, totalmente válida, no es del todo efectiva, ya que aunque su funcionamiento es muy sencillo no optimiza el tiempo total de muestreo.

Secuencia 2. La segunda opción que se plantea se basa en el solapamiento de tareas. Esto lleva implícito una mayor complejidad para el Sistema de Control, que el caso anterior, pero genera un valor mayor de la frecuencia de muestreo. Sin embargo aparecen efectos secundarios no deseados como son acoplamientos entre la entrada y la salida en el S/H. El funcionamiento se basa en la siguiente secuencia: Selección de un canal analógico, muestreo del S/H, (cuantificación del ADC y selección del siguiente canal analógico en el mismo intervalo de tiempo), muestreo del S/H, ... El solape de las tareas de cuantificación y selección de canal reduce el tiempo necesario para la conversión de los diferentes canales y

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Febrero 2002 Ignacio Bravo Muñoz ₃₇

• Frecuencia de muestreo

máxima para un canal.

• Frecuencia de muestro

máxima para N canales.

• Frecuencia de muestreo

máxima para un canal.

• Frecuencia de muestro

máxima para N canales.

t V_S/H Sample Tap Hold Sample TADQ t t Tc IC TESTMUX MULTIPLEXOR TESTH CANAL J CANAL J CANAL I CANAL I ADC ADC INACTIVO

INACTIVO ACTIVOACTIVOADC ADC INACTIVOINACTIVOADC ADC { , }

1 / MUX ADC HOLD H S EST C AP EST X X AP ADQ MIN MIN MAX T T T T mayor T T T T T T fs + − = + + = = MIN MAX _N _T fs * 1 = 2 MAX MAX fs fe = fe_MAX = f(Jitters) (2) (1) (3.1) (3.2)

SEGUNDA SOLUCIÓN: SISTEMA FORMADO POR UN MULTIPLEXOR, UN S/H Y UN ADC (III/III)

Un multiplexor invierte un tiempo en conmutar de canal. Si se desea que esta limitación afecte lo menos posible a la frecuencia máxima de muestreo se debe diseñar el circuito de control para que genere la orden de cambio de canal cuando el S/H esté en modo retención. Si el tiempo de cambio de canal del multiplexor es inferior al de conversión del ADC, la velocidad de muestreo máxima no se ve afectada al introducir el multiplexor, que suele ser el caso normal. De cualquier manera, la expresión general de la frecuencia de muestreo máxima se presenta en la parte superior derecha de la trasparencia, donde ha sido diferenciado el tiempo de asentamiento propiamente dicho y el de apertura, pues el cambio de canal se puede realizar una vez abierto el S/H.

La ecuación anterior parte del hecho de que el circuito de control es capaz de dar la orden de cambio de canal justo en el instante en que empieza el modo hold. El cumplir esta condición puede complicar en la práctica el circuito de control, por lo que lo normal es que la orden se presente retardada respecto a este instante, modificándose así la expresión anterior.

El tiempo de conmutación del multiplexor debe incluir todos aquellos que aseguren que el error en su tensión de salida esté situado por debajo de ±1/2LSB.

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Febrero 2002 Ignacio Bravo Muñoz ₃₈

• UNA VARIANTE: MUESTREO SIMULTÁNEO.

•

• UNA VARIANTE: MUESTREO SIMULTÁNEO.

UNA VARIANTE: MUESTREO SIMULTÁNEO.

S/H

Vem(t)

S/H

Ve₁(t)

Sistema de

control

ADC IC n bits Ve₁’(t) MUL T IP LEXOR

...

Cambio Canal FC Ve’(t) Ve₂’(t)

S/H

Ve₂(t) V_S/H Vem’(t)

MUESTREO SIMULTÁNEO (I/II).

La figura superior representa un sistema de conversión multicanal con muestreo simultáneo. Este tipo de configuración es muy utilizado en aquellas aplicaciones en las que es necesario adquirir el valor de diferentes señales de entrada, en prácticamente, el mismo instante de tiempo.

Este tipo de configuración posee un número mayor de circuitos que la anterior, pero sin embargo, como a continuación se justificará, se consigue en general una mayor frecuencia de muestreo. Se observa que para conseguir esto todos los S/H tienen unidas las señales de control. Por ello el sistema de control ejecutará una secuencia muy sencilla. •Muestreo. •Retención. •Cambio de canal. •Inicio Conversión. •Cambio de canal. •....

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Febrero 2002 Ignacio Bravo Muñoz ₃₉

• Conclusiones.

• Se consigue una mayor frecuencia de muestreo. • La frecuencia de entrada se acota a través del teorema de

Nyquist

y los

Jitters

.

• Conclusiones.

• Se consigue una mayor frecuencia de muestreo. • La frecuencia de entrada se acota a través del teorema de

Nyquist

y los

Jitters

.

t V_S/H Sample Tap Hold TADQ t Tc IC t TESTMUX MULTIPLEXOR TESTH CANAL J CANAL J CANAL I CANAL I ADC ADC INACTIVO

INACTIVO ADC ADC

ACTIVO ACTIVO TESTMUX CANAL L CANAL L Tc

• Frecuencia de muestreo

máxima para N canales.

• Frecuencia de muestreo

máxima para N canales.

N T T T T fs ADC MUX HOLD EST C EST ADQ MAX = ₊ ₊₍1 ₊ ₎_* (1) (3) (2) (4)

MUESTREO SIMULTÁNEO (II/II).

Antes de proceder al análisis de este sistema, vamos a suponer las siguientes condiciones.

• La secuencia de selección de canales comienza con un canal que no esté seleccionado en ese momento.

• No se puede asegurar que la salida del multiplexor está estabilizada hasta que ha trascurrido al menos el T_ESTMUX, desde la estabilización de la señal de la entrada seleccionada. Por lo tanto si en el mismo instante de tiempo se producen las órdenes de paso a hold y selección de canal, el tiempo mínimo que debe transcurrir para asegurar una señal estable a la entrada del ADC es T_ESTMUX+T_ESTH.

El funcionamiento del sistema será el siguiente.

1. El S/H se activa en modo muestreo y debe permanecer en éste durante al menos el tiempo de adquisición.

2. A continuación se coloca el S/H en modo retención y el dato debe permanecer estable por lo menos el tiempo de retención en modo hold.

3.Una vez que el dato está estabilizado se puede proceder a la orden de cambio de canal.

4. El ADC deberá de esperar el T_ESTMUX, para iniciar el proceso de conversión ya que asegurará que el dato esté correctamente a su entrada.

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Febrero 2002 Ignacio Bravo Muñoz ₄₀

Efecto de Amplificadores en SAD multicanal.

•Se suele usar para adaptar los diferentes rangos de

amplitud de los canales.

Efecto de Amplificadores en SAD multicanal.

• Se suele usar para adaptar los diferentes rangos de

amplitud de los canales.

Sistema de Sistema de control control n bits M U LT IP LE XO R Ve1(t) Ve2(t) VeN(t) ... Cambio Canal S/H ADC Ve’(t) IC VS/H FC Ve(t) AGP

Es sometido a variaciones bruscas en la entrada Consideraremos su tiempo de establecimiento

Efecto de Amplificadores en SAD multicanal (I/III).

En muchos SAD suele ser habitual el uso de Amplificadores para ajustar el rango de las señales al SPAN del ADC, así como elemento de adaptación de impedancias. Esta técnica habitual, no está exenta de realizar los efectos derivados de su uso.

Se estudiará desde dos puntos de vista.

a) Colocación de un amplificador en la salida de un multiplexor (figura superior).

b) Colocación de un amplificador en la salida de un multiplexor para un sistema multicanal con muestreo simultáneo.

El amplificador, recoge la señal de salida del MUX y adecua su valor a la entrada del S/H. Como cualquier circuito electrónico no se comporta como un elemento ideal. De los múltiples efectos secundarios que posee, es objeto de interés, únicamente analizar aquellos que influyan en la frecuencia de muestreo del sistema. Por ello, sin entrar a analizar qué ocurre con el Slew-Rate del operacional sobre el ancho de banda, sí debemos tener presente que el amplificador necesita también un tiempo de estabilización (T_ESTA) para que la señal de salida de éste, permanezca constante y pueda ser utilizada por el S/H con total garantía.

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Febrero 2002 Ignacio Bravo Muñoz ₄₁

• Frecuencia de muestreo

máxima para un canal.

• Frecuencia de muestro

máxima para N canales.

• Frecuencia de muestreo

máxima para un canal.

• Frecuencia de muestro

máxima para N canales.

MIN MAX _N _T fs * 1 = S/H TADQ ADC MUX+AMPL TESTH T1 TAP T1 TC TADQ TAP CANAL 1 CANAL 2 ) , ( } , { 1 1 1 / A MUX ADC HOLD H S EST EST C AP EST X X AP ADQ MIN MIN MAX T T f T T T T T mayor T T T T T T fs = + − = + + = = (1) (2) (4) (5) (3)

Efecto de Amplificadores en SAD multicanal (II/III).

El estudio del SAD anterior se inicia partiendo de la selección de un canal por parte del multiplexor. La señal de salida del multiplexor estará estabilizada una vez pase T_ESTMUX. Mientras ha pasado este tiempo, el amplficador ha estado funcionando, ya que no posee una señal de habilitación como tienen el resto de circuitos, por lo que ha estado amplificando una señal que no era válida. Cuando finaliza T_ESTMUX, el amplificador también necesita un tiempo de estabilización de la señal de salida (T_ESTA). El sistema de control debe tener presente ambos tiempos ya que hasta que no transcurra ese intervalo (T_ESTMUX+T_ESTAO) no se puede iniciar el proceso de muestreo. Cuando ese tiempo transcurre, el funcionamiento del subsistema formado por el S/H+ADC, inicia el mismo proceso que el expuesto en sistemas multicanal sin amplficadores. El mecanismo para lograr una frecuencia de muestreo máxima sería idéntico, es decir cuando ha finalizado el T_APproceder al cambio de canal con el multiplexor.

El cálculo de la frecuencia de muestreo sería el siguiente.

• En el sistema existen ciertos tiempos que son imposibles de “optimizar”. Este es el caso del T_ADQy T_APdel S/H.

• El resto de los tiempos requieren un análisis especial. Se debe tener presente que el tiempo a tener en cuenta, será bien el tiempo empleado en “pasar” una señal analógica de entrada desde un canal del multiplexor al S/H o el tiempo que transcurre hasta que se estabiliza la señal del S/H más el tiempo de conversión del ADC. El término mayor será el que se deba tener en cuenta.

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Febrero 2002 Ignacio Bravo Muñoz ₄₂

• **En la configuración 1ADC+1MUX+N*S/H**

el efecto es análogo al circuito anterior

•

• **En la configuración 1ADC+1MUX+N*S/H**

En la configuración

**1ADC+1MUX+N*S/H**

el

efecto es análogo al circuito anterior

M U LT IP LE XO R S/H Vem(t) S/H Ve1(t) Sistema de control Sistema de control Ve1’(t) ... Cambio Canal Ve2’(t) S/H Ve2(t) VS/H Vem’(t) n bits ADC IC FC Ve(t) AGP

N

T

fs

ADC HOLD C EST ADQ MAX

*

)

(

1

+

=

₍ _, ₎

1 f TESTMUX TESTA

T =

Efecto de Amplificadores en SAD multicanal (III/III).

Requiere también especial atención el análisis del efecto de amplificador en SAD multicanal con muestreo simultáneo. La estructura presentada es similar a la vista anteriormente. Ahora entre el ADC y el MUX se coloca un amplificador. El análisis será muy parecido al expuesto sobre el sistema basado en un S/H.

La primera acción que se realizará será el proceso de muestreo y retención en todos los canales de manera simultánea. Una vez que las señales de entrada estén preparadas, es decir cuando haya transcurrido el tiempo de establecimiento en modo hold, se procede al cambio de canal. La señal de entrada al ADC se deberá convertir cuando haya finalizado el tiempo de estabilización del MUX y del amplificador. Cuando este tiempo haya finalizado se puede dar una nueva orden de cambio de canal.

La expresión obtenida es idéntica a sistemas de conversión multicanal con muestreo simultáneo, añadiéndole a la citada el tiempo de establecimiento del amplificador.