BOLETIN 4: Subsistemas combinacionales

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BOLETIN 4: Subsistemas combinacionales

Problemas básicos

P1. Diseñe a nivel de puertas lógicas, un decodificador decimal. Las entradas serán los cuatro bits de un dígito BCD, presentando sólo 10 salidas activas a nivel bajo.

P2. Realice la función f= Σ(0,3,6) de las siguientes formas:

a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR. b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND. c) Utilizando un decodificador con salidas activas en bajo y puertas NAND. d) Con un decodificador con salidas activas en alto y puertas NOR.

P3. Se dispone de un decodificador 3:8 con salidas activas en bajo, puertas NOR de 2 entradas y una puerta NAND de 6 entradas. Sabiendo que las entradas están en único raíl, realizar la función siguiente:

f = Π (0,3,5,6,7,8,9,10,11,14) . d(1,15)

P4. Se dispone de decodificadores 2 a 4 con señal de habilitación activa en nivel alto. Diseñe, con las mismas características:

a) Un decodificador 1:2 b) Un decodificador 3:8 c) Un decodificador de 4:16

P5. Diseñe un codificador de cuatro entradas con salidas en código Gray.

P6. Implemente un convertidor de código BCD a 7-segmentos a partir de un decodificador y un codificador.

P7. Diseñe un multiplexor de tres entradas de selección y una entrada de habilitación activa en nivel alto, utilizando puertas NAND.

Nota: cuando la entrada de habilitación no está activada coloca la salida del multiplexor en nivel bajo.

P8. Realice con multiplexores de dos entradas de selección la función: F(a,b,c,d,e)= Σ (0,1,3,4,5,6,8,9,10,11,12,15,17,20,22,23,25,28,29,30,31) P9. Dada la función:

F(a,b,c)= Σ (0,3,7) + d(1,2,6)

Diséñela, si es posible, con un sólo multiplexor 2:1, sabiendo que las entradas están en único raíl. P10.Sea la función:

F(a,b,c,d,e)= Σ (2,3,4,5,6,7,8,9,10,14,15,16,17,18,19,20,21).

Realícela utilizando un único multiplexor de 4 canales, un único decodificador de 3 a 8 y puertas AND de dos entradas. Las variables están en único raíl.

P11. Sea F = Σ (1,3,11,13,21,23,25,31) + d(5,19,27). Implemente esta función con un único demultiplexor 1:8, una puerta NAND de ocho entradas y puertas NAND de dos entradas.

P12. Implemente la siguiente función multisalida haciendo uso de una ROM. F = Σ (0,1,3,7,9,12,15)

G = Π (0,1,2,5,6,10,11) H = (X₃ + X₂) . (X₂ + X₁ + X₀)

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P14. Implemente la siguiente función multisalida usando una PLA: F = Σ (0,1,3,7,9,12,15)

G = Π (0,1,2,5,6,10,11) H = (X₃ + X₂) . (X₂ + X₁ + X₀)

P15.Se desea diseñar un circuito que tenga como entradas dos números de dos bits a=(a₁ a₀) b=(b₁ b₀) y un bit de paridad par correspondiente a los cuatro bits anteriores. El circuito indicará en una salida si a>b, y en otra si se ha producido una entrada ilegal (con el bit de paridad mal). El circuito deberá realizarse con multiplexores de dos entradas de selección y una ROM de 8 posiciones de memoria.

P16.Sean A y B dos números de 5 bits en notación complemento a 1.

a) Diseñe un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y 3 multiplexores de 4 canales suponiendo que el número "-0" no va a ocurrir nunca.

b) Para la solución anterior, añada circuitería adicional con puertas para dar la solución en el caso de que también el "-0" pueda ocurrir.

P17.Analice los siguientes circuitos: a) b) c) 0 1 0 1 x₃ x₂ x₁ 1 f 1 0 1 0 0 1 2 3 1 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 x2 x2 x₂ x2 x₂ x₄ x₅ x₁x₃ f 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 x 1 0 0 1 2 3 y z & f E

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P18.Realice la función F=Σ (1,2,3,4,6,7,8,9,14), mediante la PAL de la figura .

P19.Para el circuito de la figura, se pide:

a) representar el diagrama de Karnaugh de la función f, b) rediseñarlo utilizando MUX de 4 canales.

& & & & & & & & & & & & >1 >1 >1 1 1 1 1 1 1 0 1 0 1 2 2 & x u x & E₂ E₁

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P20.Interprete la utilidad del sistema mostrado en la figura.

P21.Describa con palabras el funcionamiento del circuito

P22.Represente las salidas del siguiente circuito como suma de productos

P23.Analice el circuito de la Figura describiendo con palabras la función que realiza. ¿Puede diseñarse con una ROM un circuito que realice la misma tarea? En caso afirmativo, indique cómo se haría, así como el contenido de la ROM para los siguientes valores en hexadecimal de X e Y.

XY: 10, 11, 12, 67, 84, AA ,DF a b c d e f g a b c d e f g a b c d e f g a b c d e f g convertidor binario a BCD conv BCD/ 7 seg conv BCD/ 7 seg ROM D₄ D₃ D₂ D₁ D₀ A₃ A₂ A₁ A₀ 0 1 2 3 4 5 6 7 2 1 0 y₁ 1 >1 x>y x=y x<y x₁ x₀ y₁ y₀ >1 f G E L A₂ A₁ A₀ D₃ D₂ D₁ D₀ ROM b a c 0 1 2 3 s₁s₀ >1 f₁ POS CONT 0 A 1 D 2 2 3 B 4 C 5 7 6 3 7 7 f₂

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Problemas complementarios

P24.El circuito integrado 74138 es un circuito integrado comercial consistente en un decodificador 3:8 con salidas activas en nivel bajo. Dicho dispositivo dispone también de tres entradas de habilitación, dos de ellas activas en nivel bajo E1 y E2 y una tercera activa en alto E3. Represente

la tabla de verdad del decodificador en función de las entradas de datos y de habilitación. Dé una expresión algebraica para cada una de las salidas en función de las variables de datos y de las de habilitación.

P25.Realice las siguientes funciones haciendo uso de los dispositivos que se dan en cada uno de los apartados:

a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR. b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND. c) Utilizando un decodificador con salidas activas en bajo y puertas NAND. d) Utilizando un decodificador con salidas activas en alto y puertas NOR.

F= Σ(0,9,11,15) + d(1,2,3) F = Π (0,3,5) . d(1,2)

F = Π (1,3,4,6,9,11) . d(7,12,14) F = Π (1,2,3,7,8,9)

P26.Encuentre un diseño mínimo para cada una de las siguientes funciones si sólo disponemos de un decodificador 3:8 y de puertas de dos entradas.

a) F= Σ(0,9,11,15) + d(1,2,3) b) F = Π (0,3,5) . d(1,2)

c) F = Π (1,3,4,6,9,11) . d(7,12,14) d) F = Π (1,2,3,7,8,9)

P27.Diseñe un circuito de 4 entradas y 3 salidas, z₀,z₁,z₂ que realice las siguientes funciones: z₀ vale 1 cuando tres o más entradas sean 1.

z₁ vale 1 cuando haya el mismo número de unos que de ceros. z2 vale 0 cuando dos o más entradas sean 1.

Para ello se dispone de:

a) Un decodificador con salidas activas en nivel alto y puertas NOR.

0 1 s & y₃ x₃ _z 3 0 1 s & y₂ x₂ _z 2 0 1 s & y₁ x₁ _z 1 0 1 s & y₀ x₀ _z 0 1 A>B A=B A<B A₃ A₂ A₁ A₀ B₃ B₂ B₁ B₀ y₃ y₂ y₁ y₀ x₃ x₂ x₁ x₀

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c) Implementar un decodificador de 4 a 16.

Indique en cada apartado qué alternativa conduce al menor número de decodificadores. P29. Utilizando decodificadores 74138 (ejercicio 24) y el menor número de puertas posible, diseñe:

a) un decodificador 4 a 16; b) un decodificador 5 a 32.

P30.Diseñe un codificador de prioridad de 4 entradas activas en el nivel bajo. Añada una salida que indique cuándo no hay ninguna entrada activa.

P31.Se tienen dos codificadores de prioridad 4 a 2 como el de la figura. Este dispositivo dispone de una entrada de habilitación EI y dos salidas EO y GS. EO se activa cuando el codificador está habilitado pero no hay ninguna entrada de datos activa, mientras que GS se activa cuando el codificador está habilitado y hay alguna entrada activa. Diseñar un codificador de prioridad de 8 a 3 de las mismas características de los anteriores. Además de los dos codificadores, se pueden emplear hasta un máximo de ocho puertas de dos entradas.

P32.Diseñe los siguientes convertidores de código a partir de un decodificador y un codificador. a) BCD - Exceso-3

b) BCD - 2 de 5

P33.Implemente un circuito que realice la conversión BCD a Gray utilizando decodificadores y puertas. P34.Un sistema de comunicación permite transmitir dos códigos de cuatro bits: CA = 0010 y CB = 1101. Sin embargo, en dicha transmisión pueden aparecer errores. Diseñe un circuito con cuatro entradas (el código de 4 bits) y 3 salidas A, B, C. La salida A se hace igual a 1 si el código recibido es el 0010 o ese mismo código con un error en un bit. La salida B se hará 1 si el código recibido es el 1101 o ese mismo con un error en un bit. La salida C se hace 1 si el código recibido difiere en dos bits de los códigos 0010 y 1101. Diséñe la función A con MUX 2:1, la función B con puertas NAND, y la C con puertas NOR.

P35.El bloque A de la figura pone su salida y_k=1 si y sólo si hay k entradas a 1. Diseñe la unidad B para que el bloque completo C ponga z_j=1 si y sólo si hay j entradas a 1. Utilice sólo MUX 2:1.

P36. Se quiere realizar un convertidor de un dígito BCD a un código de peso (8, 4, -2, -1). Encuentre la expresión mínima en dos niveles para cada una de las salidas y realice el convertidor con MUX 4:1. Nota: Un número a₃a₂a₁a₀ en código pesado ( 8, 4, -2, -1) vale:

a₃a₂a₁a₀ = ( 8*a3 + 4*a2 - 2*a1 - 1*a0 )

COD I₀ I₁ I₂ I₃ EO GS EI Q₁ Q₀ B C Z₀ Z₁ Z₂ Z₃ Z₄ y₀ y₁ y₂ y₃ X₀ X₁ X₂ X₃ A

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P37.Sean A= A4A3A2A1A0 y B=B4B3B2B1B0 dos números binarios que nunca pueden representar el

valor "-0". Hay dos señales, S1 y S0, que indican el tipo de representación numérica, de acuerdo

con el siguiente código.

Diseñe un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y los MUXs 4:1 que se necesiten.

P38. En una práctica de laboratorio se pretende montar el circuito siguiente:

Sin embargo, el laboratorio es un desastre.

a) El día que va el grupo M resulta que no hay multiplexores, con lo único que podemos contar es con una puerta NAND de ocho entradas además del decodificador previsto.

Obtenga el circuito equivalente al dado con el material disponible.

b) El día que va el grupo P ya disponemos de los multiplexores necesarios, pero ahora han desa-parecido los decodificadores.

Obtenga un circuito equivalente al dado utilizando un sólo multiplexor como el previsto en la prác-tica.

Nota: Disponemos de las variables en único raíl. La entrada de habilitación del multiplexor hace: F=0 si E=0 y F=MUX si E=1.

P39.Utilizando multiplexores de menos entradas de selección que el dado, se pide: a) ¿Cómo implementaría un MUX de 3 entradas de selección?

b) ¿Cómo implementaría un MUX de 2 entradas de selección? c) ¿Cómo implementaría un MUX de 4 entradas de selección?

P40.Realice un circuito que haga la conversión de un código 2 de 5 a código 7-segmentos. Para ello se dispone de una PLA de 5 entradas, 10 términos producto y 7 salidas.

Nota: no se trata de encontrar una realización mínima sino una que quepa dentro de la PLA. P41.La figura muestra un comparador de dos números de 1 bit y su tabla de verdad. Se desea obtener

un comparador de números de 6 bits utilizando exclusivamente comparadores de 1 bit. El diseño debe contemplar que el tiempo de retraso no supere 4T, donde T es el retraso asociado al comparador de 1 bit

S₁S₀ = 00 A y B números sin signo

S₁S₀ = 01 A y B números en signo-magnitud S₁S₀ = 10 A y B números en complemento a 2 S1S0 = 11 A y B números en complemento a 1 0 1 2 31 0 F 0 5 4 3 2 1 6 7 2 1 0 x y z DEC A_i B_i C_i C_i A_i B_i E_i 0 X X 0 1 0 0 1 1 0 1 0 Comparador de 1 bit

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P42.Un sistema que mide periódicamente la temperatura de un experimento de laboratorio da la información utilizando números de 4 bits en notación complemento a dos. Diseñe un circuito que detecte el intervalo cerrado de códigos [-5,4] utilizando exclusivamente comparadores de magnitud de cualquier nº de bits y puertas de dos entradas que no sean operadores lógicos universales. P43.En un determinado sistema microcomputador, existen 3 subsistemas que procesan la información

de forma independiente a través de cuatro fases de operación. Por propósitos de control, es necesario conocer:

a) Cuándo dos o más subsistemas están en la misma fase. b) Cuándo exactamente dos subsistemas están en la misma fase.

Cada subsistema genera una señal de dos bits para indicar en que fase se encuentra (00,01,10,11). Diseñe un circuito que permita conocer cuando el conjunto de subsistemas se encuentra en alguna de las situaciones a) y b).

P44.Analice el circuito de la figura

P45.Para el circuito de la figura se pide: a) Analizarlo

b) Rediseñarlo utilizando MUX de 8 canales. 0 1 0 1 0 1 0 1 > 1 y y 0 y x 0 1 z x A₂ A₁ A₀ D₃ D₂ D₁ D₀ CS POS CONT 0 F 1 3 2 8 3 0 4 0 5 0 6 5 7 7 f A₁ A₂ A₃ D₀ D₁ D₂ D₃ ROM A₀ 0 1 s 0 1 2 0 1 & >1 X₀ X₁ X₂ X₃ X₀ X₁ ₁ >1 F POS CONT(HEX) 3 DEC 8 9 10 11 12 14 15 13 C D E F 8 A B 9 POS CONT(HEX) 0 1 3 4 6 7 5 4 5 6 7 0 2 3 1 2 E

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P46.Analice el circuito de la figura

P47.Rediseñe el circuito de la figura utilizando MUX de 4 canales.

Necesitamos un circuito lógico con cuatro entradas que genere una salida z que se activa cuando se satisface una de las dos condiciones siguientes, pero no las dos:

1) Ambas entradas, a y b, son activas. 2) O bien c o d o ambas son activas.

Diseñe este circuito en cada uno de los casos siguientes:

a) Con MUX´s de 4 canales, suponiendo que a y b son activas en nivel alto, c y d activas en bajo y z activa en bajo.

b) Con un DEC 3:8 con salidas activas en alto, una puerta NAND de 6 entradas y un número no mayor de 8 puertas NAND de dos entradas, suponiendo que todas las entradas y salidas son acti-vas en alto.

P48.Rediseñe el circuito de la figura, utilizando sólo MUX´s 2:1. Deberá reducirse en lo posible el número de multiplexores. La única entrada disponible en doble raíl es "e".

0 1 s 0 1 2 3 1 0 0 1 s 0 1 s 0 1 s f 0 0 x 1 x y y x u d₃ d₂ d₁ d₀ E u 0 1 2 3 1 0 y z 0 1 s x E y A₁ A₀ D₃ D₂ D₁ D₀ ROM >1 >1 >1 & f pos cont 0 B 1 2 3 0 F C 0 1 2 3 4 5 6 1 e 1 0 0 e e 0 1 s c b z

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P49.Demuestre algebraicamente cómo se obtiene, si es posible, una puerta EXOR de dos entradas utilizando exclusivamente dos decodificadores de 2:4.

P50.Cinco soldados A,B,C,D y E son voluntarios para una importante misión si se cumplen todas las siguientes condiciones:

1) A o B o ambos, tienen que ir. 2) C o E, pero no ambos, tienen que ir. 3) O van A y C, o no van ni A ni C.

4) Si D va, entonces E también tiene que ir. 5) Si B va, entonces también A y D tiene que ir.

a) Obtenga la expresión mínima de la función que indica cuándo se cumplen las condiciones. b) Diseñe un circuito que realice la función utilizando únicamente multiplexores 8:1 (las variables están en único raíl).

P51.Se dispone de circuitos comparadores de magnitud de 4 bits y puertas lógicas. Diseñe un comparador de números de 16 bits.

P52.Empleando un multiplexor de tres entradas de selección y todos los multiplexores que hagan falta de dos entradas de selección, realice la función lógica f(x₁,x₂,..x₆) que se caracteriza por tomar el valor 1 si y sólo si se cumple:

x₁+x₂+x₃+2x₄+2x₅+3x₆ > 4

donde x_i={0,1} para i={1,2,..,6} y las operaciones de adición y multiplicación indicadas son aritméti-cas.

P53.Diseñe un circuito combinacional que tenga como entradas tres números sin signo A, B y C de n bits cada uno, y una salida Z que indique cuál de los números B o C es más próximo al número A. Haga un diseño con subsistemas combinacionales. Suponga que A

≠

B, A

≠

C y C

≠

B.