Diseño de circuitos digitales con muy bajos requerimientos de potencia

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Dise˜no de circuitos digitales con

muy bajos requerimientos de

potencia

por

Alfonso Rafael Cabrera Galicia

Tesis sometida como requisito parcial para obtener el grado de

Maestro en Ciencias en la Especialidad de Electrónicaen el Instituto Nacional de Astrof´ısica, Óptica y Electrónica

Supervisada por:

Dr. Alejandro D´ıaz S´anchez, INAOE

c

INAOE 2016

El autor otorga al INAOE el permiso de reproducir y distribuir copias en su totalidad o en partes de esta tesis

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requerimientos de potencia

Tesis de Maestr´ıa

Por:

Alfonso Rafael Cabrera Galicia

Asesor:

Dr. Alejandro D´ıaz S´anchez

Instituto Nacional de Astrof´ısica Óptica y Electrónica Coordinación de Electrónica

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“A goal is not always meant to be reached,

it often serves simply as something to aim at.”

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Agradecimientos

Al Instituto Nacional de Astrof´ısica, Óptica y Electrónica (INAOE), por brindar-me la oportunidad de especializarbrindar-me profesionalbrindar-mente en una institución de excelencia y verdadero rigor cient´ıfico.

A mi asesor, Dr. Alejandro D´ıaz Sánchez, por su amistad, por permitirme aprender de su ejemplo, por su ética profesional, por su paciencia, por su excelente gu´ıa en la conducción de este trabajo, pero ante todo por todos esos consejos invaluables, que han aportado enormemente al desarrollo de mi vida profesional.

A mis compañeros, por todas las horas de discusión académica y convivencia cotidiana.

A todas aquellas personas que directa o indirectamente han contribuido al desa-rrollo de este trabajo.

Al Consejo Nacional de Ciencia y Tecnolog´ıa (CONACyT), por el apoyo econ´omico durante mis estudios.

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Dedicatoria

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Resumen

Los circuitos integrados se han convertido en parte importante de muchas apli-caciones, las cuales van desde equipos de cómputo, pasando por sistemas de control automotriz, hasta incluso los sistemas de monitoreo de la salud y la condición f´ısica de las personas, siendo esta última la que mayor impacto puede llegar a tener en la calidad de vida de sus usuarios. Sin embargo, los sistemas electrónicos de monito-reo de la salud deben ser confiables y capaces de funcionar con muy bajos consumos de potencia, ya que este tipo de sistemas generalmente son implantados dentro del cuerpo del usuario.

Un componente importante del circuito integrado que forma parte del sistema de monitoreo de la salud es el módulo digital, el cual a su vez está compuesto por diversos circuitos lógicos básicos. Este módulo, al igual que los otros que conforman al sistema de monitoreo de la salud, puede llegar a tener un consumo energético considerable, lo que reduce la vida útil de la fuente de alimentación del sistema y su confiabilidad. En este trabajo de tesis se proponen un conjunto de circuitos lógicos básicos los cuales cuentan con bajos consumos de energ´ıa y son compatibles con aplicaciones de señal mixta, con el objetivo de que éstos sean utilizados dentro del módulo digital del circuito integrado que forma parte del sistema de monitoreo. De esa modo se busca aumentar la vida útil de la fuente de energ´ıa y la confiabilidad de dicho sistema.

El estilo lógico utilizado en la realización de los circuitos propuestos en este trabajo fue el SCL/CML. Este estilo tiene la ventaja de que la velocidad de operación de sus circuitos lógicos no depende de la magnitud de su voltaje de polarizaciónV DD, sino de la corriente de polarización IT ail y de la magnitud del voltaje de excursión de

sus señales lógicasVswdif. Además, al ser un estilo lógico diferencial, casi no produce

ruido de conmutación ni en los rieles de alimentación ni en el sustrato del chip, a la vez que es robusto al ruido que puede ser ocasionado por módulos adyacentes. Más aún, el estilo SCL/CML puede funcionar con magnitudes de polarizaciónV DDeIT ail

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reducidas, a la vez que sus transistores operan en la región de inversión débil, por lo que los circuitos lógicos propuestos en este trabajo tienen consumos de potencia del orden de nano Watts y son capaces de operar a frecuencias del orden de kilo Hertz.

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Tabla de Contenido

Agradecimientos III

Dedicatoria V

Resumen VII

Lista de Figuras XIII

Lista de Tablas XIX

1. Introducci´on 1

1.1. Dispositivos Electr´onicos M´edicos Implantables . . . 2

1.2. Enfoque de la investigaci´on . . . 7

1.3. Organizaci´on de la tesis . . . 8

2. Compuertas Digitales 11 2.1. Introducci´on . . . 11

2.2. Niveles de abstracci´on de un sistema digital electr´onico . . . 12

2.3. Circuitos digitales (compuertas l´ogicas) . . . 14

2.3.1. L´ogicas est´aticas . . . 16

2.3.2. L´ogicas din´amicas . . . 18

2.3.3. Comparativa entre lógicas estáticas y dinámicas . . . 20

2.4. SCL/CML, un estilo lógico útil para aplicaciones con requerimientos de bajo consumo de potencia y de señal mixta . . . 21

2.4.1. Consideraciones con Vsw . . . 26

2.4.2. Modelo del retardo de las compuertas SCL/CML . . . 28

(14)

2.4.3.1. AND . . . 33

2.4.3.2. OR . . . 34

2.4.3.3. MUX . . . 35

2.4.3.4. XOR . . . 36

2.4.3.5. D Latch . . . 37

2.4.3.6. Flip Flop D . . . 39

2.4.3.7. Funci´on l´ogica con una estructura SCL/CML . . . . 41

2.4.3.8. Sumador completo . . . 42

2.4.4. Ventajas . . . 44

2.4.5. Desventajas . . . 45

2.4.6. ¿Por qué el estilo lógico SCL/CML es adecuado para aplicacio-nes con requerimientos de bajo consumo de potencia y de señal mixta? . . . 46

2.5. Resumen de cap´ıtulo . . . 48

3. L´ogica SCL/CML para aplicaciones de bajo consumo de potencia 49 3.1. Introducci´on . . . 49

3.2. Modelo EKV del transistor MOS . . . 50

3.2.1. Densidad de carga m´ovil . . . 51

3.2.1.1. Funci´on de umbral del dispositivo . . . 51

3.2.1.2. Aproximaci´on para inversi´on fuerte . . . 53

3.2.1.3. Aproximaci´on para un caso general . . . 55

3.2.1.4. Aproximación para inversión débil . . . 57

3.2.2. Corriente de drenaje y modos de operaci´on . . . 57

3.2.2.1. Relaci´on carga - corriente . . . 57

3.2.2.2. Componentes de delantera y reversa de la corriente de drenaje . . . 59

3.2.2.3. Expresi´on general de la corriente . . . 59

3.2.2.4. Modos de operaci´on y coeficiente de inversi´on . . . . 60

3.2.2.5. Corriente de drenaje en inversi´on fuerte . . . 61

3.2.2.6. Corriente de drenaje para un caso general . . . 63

3.2.2.7. Corriente de drenaje en inversi´on d´ebil . . . 63

3.2.3. Caracter´ısticas de peque˜na se˜nal . . . 64

(15)

3.2.3.2. Resistencia de salida . . . 66

3.2.3.3. Capacitancias . . . 67

3.2.4. Consideraciones con el modelo EKV . . . 67

3.2.4.1. Factor de pendiente n . . . 68

3.2.4.2. Simulaci´on . . . 72

3.3. Lógica SCL/CML operando en inversión débil . . . 73

3.3.1. Relaci´onVIndif −Idif . . . 74

3.3.2. Consideraciones de diseño y estimación de desempeño . . . 77

3.3.2.1. Consideraci´on con Vsw . . . 77

3.3.2.2. Consideraciones con gmdif . . . 78

3.3.2.3. Consideraciones con el margen de ruido . . . 79

3.3.2.4. Consideraciones con los resistores de carga . . . 82

3.3.2.5. Circuito Replica Bias . . . 88

3.3.2.6. Estimaci´on del producto potencia-retardo . . . 90

3.3.2.7. Magnitud m´ınima de la corriente IT ail . . . 92

3.4. Corrientes de fuga . . . 93

3.4.1. Componentes principales de la corriente de fuga . . . 94

3.4.2. Mecanismo de fuga dominante por nodo tecnol´ogico . . . 95

3.4.3. Corriente de fuga a trav´es de los nodos tecnol´ogicos . . . 96

3.4.4. Corriente de fuga en el proceso de fabricaci´on On Semi C5/MOSIS 500nm . . . 99

3.5. Conclusiones de cap´ıtulo . . . 103

4. Realización de los circuitos lógicos 105 4.1. Introducción . . . 105

4.2. Definici´on de par´ametros . . . 106

4.3. Dimensionamiento de los transistores . . . 109

4.4. Replica Bias . . . 112

4.4.1. Opamp . . . 112

4.4.2. Interacci´on . . . 119

4.4.3. Pruebas b´asicas . . . 122

4.5. Circuitos l´ogicos propuestos . . . 125

4.5.1. NOT/Buffer . . . 125

(16)

4.5.3. MUX/XOR . . . 130

4.5.4. Flip Flop D . . . 133

4.6. Ensamble del circuito integrado de prueba . . . 135

4.7. Aplicaciones . . . 143

4.7.1. Contador de 8 bits . . . 145

4.7.2. Controlador l´ogico . . . 147

4.8. Conclusiones de cap´ıtulo . . . 152

5. Conclusiones y trabajo a futuro 155 5.1. Introducci´on . . . 155

5.2. Sumario . . . 155

5.3. Conclusiones . . . 156

5.4. Trabajo a futuro . . . 158

(17)

Lista de Figuras

1.1. Modelo general de un sistema m´edico implantable [5]. . . 4

2.1. Niveles de abstracci´on de un sistema computacional electr´onico [9]. . 13

2.2. Compuertas l´ogicas digitales b´asicas. . . 15

2.3. Compuerta lógica NAND realizada con el estilo lógico CMOS estático. 18 2.4. Compuerta lógica NAND realizada con el estilo lógico dinámico. . . . 19

2.5. Estructura básica de una compuerta lógica basada en el estilo lógico SCL/CML. . . 22

2.6. Topolog´ıa de una compuerta NOT/Buffer del estilo l´ogico SCL/CML. 22 2.7. Curvas de voltajes y corrientes de una compuerta NOT/Buffer SCL/CML. . . 24

2.8. Curvas de voltajes y corrientes diferenciales de una compuerta NOT/Buffer SCL/CML. . . 26

2.9. Compuerta NOT/Buffer SCL/CML con carga capacitiva. . . 29

2.10. Circuito lineal equivalente de la compuerta NOT/Buffer SCL/CML. . 29

2.11. Circuito lineal equivalente de la compuerta MUX SCL/CML. . . 31

2.12. AND SCL/CML. . . 34

2.13. OR SCL/CML. . . 35

2.14. Multiplexor l´ogico SCL/CML. . . 36

2.15. XOR SCL/CML. . . 37

2.16. D Latch SCL/CML. . . 38

2.17. D Latch SCL/CML con funci´on de Reset. . . 38

2.18. Flip Flop D SCL/CML. . . 40

2.19. Función lógica VOut2−VOut1 =AB+CD con una estructura SCL/CML. 41 2.20. Función suma de un sumador completo SCL/CML. . . 42 2.21. Función de acarreo correspondiente a un sumador completo SCL/CML. 43

(18)

3.1. Vista transversal de un transistor NMOS, se definen sus voltajes y corrientes [17]. . . 50 3.2. Simbolos de los dispositivos NMOS y PMOS con sus respectivas

defi-niciones de voltajes y corrientes positivas [17]. . . 51 3.3. Funci´on de umbral y densidad de carga invertida: (a) en funci´on del

potencial superficial; (b) aproximación en inversión fuerte [17]. . . 53 3.4. Relación carga invertida normalizada vs. el voltaje normalizado del

canal [17]. . . 57 3.5. (a) Corriente de drenaje; (b) descomposici´on de la corriente de drenaje

en sus componentes de delantera y reversa [17]. . . 58 3.6. Corriente de delantera o de reversa normalizada; (a) a partir del modelo

de carga 3.2.31; (b) aproximación en inversión fuerte; (c) aproximación en inversión débil; (d) a partir de la ecuación de interpolación 3.2.31 [17]. . . 60 3.7. Modos de operación del transistor MOS [17]. . . 61 3.8. Curva IDS vs VGS de un transistor NMOS; W = 5·4µm, L = 0·9µm,

VDS = 0·1V. . . 69

3.9. Relaci´on VIndif - Idif del circuito digital NOT/Buffer SCL/CML

ope-rando en la región de inversión débil; gráfico correspondiente a la ecua-ción 3.3.8 . . . 76 3.10. Estructura SCL/CML básica (NOT/Buffer). . . 83 3.11. (a) Dispositivo de carga PMOS convencional, (b) dispositivo de carga

PMOS con conexión cuerpo-drenaje, (c) comparación entre las carac-ter´ısticas corriente-voltaje de la carga PMOS convencional y la car-ga PMOS con conexión cuerpo-drenaje, (d) caracter´ısticas corriente-voltaje de la carga PMOS con conexión cuerpo-drenaje medidas experi-mentalmente en comparación con la caracter´ıstica arrojada por simula-ción del modelo BSIM3v3; todos los datos corresponden a un transistor de dimensiones m´ınimas de un proceso tecnológico de 180nm CMOS [7]. 84 3.12. Vista transversal del dispositivo de carga PMOS con sus terminales

de cuerpo y drenaje en corto circuito; se muestran los componentes parásitos que contribuyen a su operación den el régimen de inversión débil [7]. . . 85

(19)

3.13. Circuito Replica Bias usado para el control de la impedancia de los dispositivos de carga PMOS de un circuito NOT/Buffer SCL/CML de bajo consumo de potencia. . . 88 3.14. Corrientes de fuga de un transistor NMOS, dependiendo del nodo

tec-nol´ogico: (a)L_≥500nm, (b) 500nm_≥L_≥100nm, (c) 100nm_≥L_≥

50nm, (d) 50nm_≥L [22]. . . 95 3.15. Tendencia de consumo de potencia din´amica (de los a˜nos 70’s al 2000)

y est´atica (de medianos de los 90’s hasta el 2000) [23]. . . 97 3.16. Predicci´on de escalamiento y consumo de potencia del ITSR por

dis-positivo en el a˜no 2001 [7]. . . 97 3.17. Tendencia de consumo de potencia de SOC’s para aplicaciones

comer-ciales estacionarias proyectadas por el ITSR 2011 [24]. . . 98 3.18. Tendencia de consumo de potencia de SOC’s para aplicaciones

comer-ciales m´oviles proyectadas por el ITSR 2011 [24]. . . 98 3.19. Layout del inversor l´ogico digital proporcionado por ON Semi en su kit

de diseño para el proceso de 500nm [26]. . . 99 3.20. Configuración utilizada en la evaluación transitoria del inversor lógico

estándar. . . 100 3.21. Consumo de corriente del inversor estático CMOS (Celda estándar On

Semi C5/MOSIS 500nm). . . 100 3.22. Configuraci´on para evaluaci´on de corrientes de fuga del transistor

NMOS de dimensiones m´ınimas On Semi C5/MOSIS 500nm. . . 101 3.23. Corriente proporcionada por VDD con respecto a Vgs (NMOS

dimen-siones m´ınimas). . . 101 3.24. Configuraci´on para evaluaci´on de corrientes de fuga del transistor

PMOS de dimensiones m´ınimas On Semi C5/MOSIS 500nm. . . 102 3.25. Corriente proporcionada por VDD con respecto a Vgs (PMOS

dimen-siones m´ınimas). . . 102 3.26. Medici´on de corriente Ids de un transistor NMOS de dimensiones

m´ıni-mas del proceso On Semi C5/MOSIS 500nm a VDD= 0.1V [26]. . . . 103

4.1. Corriente de drenaje de un transistor NMOS de dimensiones W = 5·4µm y L= 0·9µm, con respecto a su voltaje compuerta a fuente. . . 109

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4.2. Corriente de drenaje de un transistor NMOS de dimensiones W = 7·2µmy L= 1·2µm, con respecto a su voltaje compuerta a fuente. . . 110

4.3. Corriente de drenaje de un transistor PMOS de dimensiones W = 4·8µm y L= 0·9µm, con respecto a su voltaje compuerta a fuente; se

proyectan las respuestas del transistor con una conexión fuente-cuerpo en corto y una conexión drenaje-cuerpo en corto. . . 111 4.4. Diagrama esquemático del Amplificador Operacional Folded Cascode

con Espejo de Corriente Flipped Voltage Follower Current Sensor. . . 113 4.5. Configuraci´on utilizada para evaluar la respuesta en frecuencia en lazo

abierto del OTA Folded Cascode con espejo FVFCS. . . 115 4.6. Respuesta en frecuencia de lazo abierto del Amplificador

Operacio-nal Folded Cascode con espejo de corriente FVFCS; V DD = 1·5V, CM V = 1V, CL = 4pF. . . 115

4.7. Respuesta en frecuencia de lazo abierto del Amplificador Operacional Folded Cascode con espejo de corriente FVFCS;V DD= 1V,CM V = 0·666V, CL= 4pF. . . 116

4.8. Circuito Replica Bias interactuando con el un el circuito lógico NOT/Buffer SCL/CML. . . 120 4.9. Carga de compensación propuesta. . . 120 4.10. Respuesta transitoria del circuito Replica Bias y el circuito lógico

NOT/Buffer SCL/CML. . . 122 4.11. Respuesta transitoria del circuito Replica Bias y el circuito l´ogico

NOT/Buffer SCL/CML; ampliada de las se˜nales de entrada y salida. 123 4.12. Respuestas transitorias del circuito Replica Bias ante diferentes

mag-nitudes de corrienteIT ail. . . 124

4.13. Circuito l´ogico NOT/Buffer SCL/CML propuesto. . . 126 4.14. Respuesta transitoria del circuito l´ogico NOT/Buffer SCL/CML

pro-puesto, cuando es utilizado como Buffer lógico. . . 126 4.15. Circuito lógico AND/NAND SCL/CML propuesto. . . 127 4.16. Respuesta transitoria del circuito lógico AND/NAND SCL/CML

pro-puesto. . . 128 4.17. Circuito lógico OR/NOR SCL/CML propuesto. . . 129 4.18. Respuesta transitoria del circuito lógico OR/NOR SCL/CML propuesto.129 4.19. Circuito lógico MUX SCL/CML propuesto. . . 130

(21)

4.20. Respuesta transitoria del circuito l´ogico MUX SCL/CML propuesto. . 131

4.21. Circuito l´ogico XOR/XNOR SCL/CML propuesto. . . 131

4.22. Respuesta transitoria del circuito l´ogico XOR/XNOR SCL/CML pro-puesto. . . 132

4.23. Circuito l´ogico Flip Flop D con reset SCL/CML propuesto. . . 133

4.24. Respuesta transitoria del circuito l´ogico Flip Flop D con reset SCL/CML propuesto. . . 134

4.25. Topolog´ıa utilizada para la caracterizaci´on de los circuitos l´ogicos SCL/CML propuestos. . . 135

4.26. Diagrama del buffer anal´ogico B1. . . 136

4.27. Diagrama del multiplexor anal´ogico 4 a 1. . . 137

4.28. Diagrama del buffer anal´ogico OutBuf. . . 138

4.29. Layout del circuito integrado diseñado para la caracterización de los circuito lógicos SCL/CML propuestos. . . 139

4.30. Layout del chip multiproyecto enviado a fabricaci´on. . . 140

4.31. Respuesta transitoria del circuito diseñado para la carcaterización de los circuitos lógicos. . . 141

4.32. Respuesta al impulso del circuito de caracterizaci´on con diferentes es-quinas de proceso; IOpamp ref = 1µA. . . 142

4.33. Respuesta al impulso del circuito de caracterizaci´on con diferentes es-quinas de proceso; IOpamp ref = 1·5µA. . . 143

4.34. Convertidor anal´ogico-digital tipo rampa. . . 144

4.35. Topolog´ıa de un cantador de rizo de 8 bits compuesto de 8 Flip Flop D con reset SCL/CML. . . 145

4.36. Respuesta transitoria del contador de rizo de 8 bits SCL/CML. . . 146

4.37. Diagrama de estados del controlador l´ogico del convertidor anal´ ogico-digital de rampa. . . 147

4.38. Circuito secuencial SCL/CML equivalente a la m´aquina de estados descrita en la Figura 4.37. . . 150

4.39. Respuesta transitoria de la m´aquina de estados implementada con el circuito secuencial mostrado en la Figura 4.38. . . 151

(22)

(23)

Lista de Tablas

3.1. Comparaci´on entre los valores deIDS medidos (a partir de la curvaIDS

vs VGS en la figura 3.8) y calculados (utilizando la ecuaci´on 3.2.46 y

n = 1·7678) de transistor NMOS; W = 5·4µm,L= 0·9µm,VDS = 0·1V. 70

4.1. Par´ametros caracter´ısticos del Amplificador Operacional Foldede Cas-code con espejo de corriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD= 1·5V, CM V = 1V,CL= 4pF. . . 116

4.2. Par´ametros caracter´ısticos del Amplificador Operacional Foldede Cas-code con espejo de corriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD= 1V, CM V = 0·666V, CL = 4pF. . 117

4.3. Tabla de verdad del multiplexor analógico 4 a 1. . . 138 4.4. Relación de entradas y salidas de la máquina de estados, con respecto

(24)

(25)

Introducci´

on

Durante el último par de décadas la humanidad ha experimentado un proceso de revolución tecnológica. Dicho de otra forma, el desarrollo tecnológico ha modificado el estilo de vida del ser humano a través de la implementación de los avances logrados en diversas áreas del conocimiento tecnológico (p. e. cómputo, comunicaciones, rob´ oti-ca, automatización) en productos comerciales, ya sea por medio de su fabricación o funcionamiento. Estos avances tecnológicos han sido potenciados principalmente por el refinamiento de los procesos de fabricación de los circuitos integrados (permitiendo la fabricación de chips con una mayor cantidad de transistores y, por ende, mayor capacidad de procesamiento) y el uso de técnicas de diseño novedosas en su proceso de desarrollo. Lo anterior ha convertido a los circuitos integrados en componentes indispensables de los productos comerciales que lideran esta revolución [1].

Como consecuencia, han surgido nuevas tendencias. Por ejemplo, cada vez más personas pueden tener acceso a una computadora, ya que los costos de producción de éstas se han reducido [1]. También, los nuevos modelos automotrices comienzan a incorporar más y mejores sistemas electrónicos (p.e. sistemas de seguridad, telemetr´ıa, navegación, entretenimiento, etc.) [2]. Además, se ha vuelto cada vez más frecuente el uso de sistemas electrónicos para el monitoreo de la condición f´ısica y de salud de las personas, ya sea mediante el uso de dispositivos wearables o implantables [3].

Esta última tendencia ha planteado nuevos retos a los ingenieros encargados del diseño de dichos dispositivos electrónicos; los diversos requerimientos de funcionalidad que se desean por parte de los dispositivos wearables e implantables suelen contrapo-nerse. Idealmente se espera que un dispositivo wearable o implantable sea compacto, tenga una excelente capacidad de operación durante largos periodos de tiempo, reali-ce el monitoreo de diversos parámetros fisiológicos (p.e. medición de pulso card´ıaco, presión sangu´ınea, temperatura corporal, etc.) de manera precisa, que pueda

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pro-cesar y almacenar la información fisiológica recolectada y en algunas aplicaciones que proporcione un tratamiento médico al usuario por medio de micro actuadores (p.e. marcapasos). Además, estos dispositivos no deben representar un peligro para al usuario [4] [5].

Sin embargo, para que un dispositivo wearable o implantable pueda monitorear varios parámetros fisiológicos, se requiere que éste cuente con una cantidad de sen-sores similar a la cantidad de parámetros que se desea medir. Lo anterior puede comprometer el tamaño del dispositivo y sus requerimientos de consumo energético, limitando los periodos de tiempo durante los cuales podr´ıa funcionar adecuadamente o aumentando aún más sus dimensiones al requerir de una fuente de energ´ıa (bater´ıa) de mayor capacidad. Además, si el dispositivo cuenta con una mayor cantidad de sensores para la medición de múltiples parámetros fisiológicos, su capacidad de pro-cesamiento tendrá que aumentar lo que también incrementará los requerimientos de consumo energético, tamaño y complejidad. En el caso de los dispositivos electrónicos médicos implantables (Implantable Medical Electronic Devices, IMEDs), para com-prender de manera adecuada los compromisos de funcionalidad que son considerados en su etapa de diseño, deben de conocerse los bloques funcionales que los integran. En la siguiente sección se brinda una explicación general de lo que es un dispositivo electrónico médico implantable y cómo está conformado.

1.1. Dispositivos Electr´

onicos M´

edicos

Implanta-bles

Los dispositivos electrónicos médicos implantables (IMEDs) son aquellos que se insertan en los seres humanos para propósitos de medición y vigilancia de diversos parámetros fisiológicos y bioqu´ımicos dentro del cuerpo humano; en algunas ocasio-nes también son utilizados en tratamientos terapéuticos y como remplazo de órganos defectuosos. A diferencia de otros dispositivos médicos, los IMEDs cuentan con de-terminadas ventajas, ya que son capaces de:

Realizar la medición de parámetros fisiológicos y bioqu´ımicos de forma precisa. Monitorear estos parámetros a largo plazo.

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Dar tratamiento terap´eutico distinto.

Remplazar funciones biol´ogicas perdidas.

De tal forma que los IMEDs han encontrado diversas aplicaciones como lo son marcapasos, desfibriladores implantables, implantes cocleares, prótesis visuales, con-troladores de dolor, prótesis de incontinencia urinaria, microsistemas de captura de señales neuronales, microsistemas implantables de medición de parámetros fisiol´ ogi-cos, microsistemas de suministro de medicamentos, microsistemas de rehabilitación motriz y capsulas inalámbricas de endoscop´ıa. Como puede notarse, el campo de la electrónica médica implantable se ha convertido uno de los campos de investigación más importantes de la ingenier´ıa biomédica [5].

Sin embargo, el ambiente único que existe dentro del cuerpo humano conlleva mu-chos retos y limitaciones de diseño para los IMEDs. Lo anterior impone requerimientos de bajo consumo de potencia y un tamaño limitado, pero, si estos requerimientos de diseño son cubiertos se obtienen diversos beneficios. Por ejemplo, si se reduce el con-sumo de potencia de un IMED se puede prolongar el tiempo de vida de la bater´ıa (por lo tanto, se reduce la necesidad de recargarla constantemente, ya sea por medio de un dispositivo externo o, en casos extremos, mediante la extracción del implante para el remplazo de la bater´ıa descargada), reduciendo también la disipación de calor en el tejido que rodee al implante. Por otra parte, si el tamaño del IMED es reducido es más fácil implantarlo dentro del cuerpo humano, se reducen los efectos colaterales en el tejido vivo, y se puede obtener un mejor control y medición.

Los estrictos requerimientos de diseño establecidos para los IMEDs solo pueden ser cubiertos mediante el uso de circuitos integrados VLSI (Very Large Scale Integration). Esto se debe a que los procesos de fabricación de circuitos integrados pueden producir sistemas electrónicos los cuales pueden tener bajo consumo de potencia y un tamaño reducido. Considerando el uso de circuitos integrados VLSI para la implementación de IMEDs y las aplicaciones que t´ıpicamente tienen estos dispositivos médicos, puede extraerse el modelo general de un sistema electrónico médico implantable. Este modelo se muestra en la Figura 1.1 y está segmentado en dos partes principales: la unidad implantada (IMED) y la unidad externa [5].

La unidad externa se compone principalmente de una antena, un transmisor de potencia, un transceptor, un procesador digital de señales y un controlador; sus fun-ciones básicamente son transmitir datos al implante, recibir la información biométrica

(28)

Figura 1.1: Modelo general de un sistema m´edico implantable [5].

recolectada por el implante por medio del transceptor y la antena, definir los algo-ritmos de procesamiento digital, además de transmitir energ´ıa eléctrica de manera inalámbrica a la unidad implantada (con el objetivo de evitar la extracción del IMED para el remplazo de su bater´ıa). Estas funciones no pueden ser integradas en la unidad implantable debido a sus estrictos requerimientos de consumo de potencia y disipación de calor. En contraste, el uso de una unidad externa tiene varios beneficios: se reduce el riesgo de que el cuerpo presente reacciones adversas ante la presencia de una mayor cantidad de materiales implantados, la disipación de calor de la unidad implantada será menor, se puede tener una fuente de energ´ıa externa con mayor capacidad y además se pueden modificar los algoritmos de procesamiento de señales con mayor facilidad. Por otra parte, la unidad implantada se compone de una antena, un trans-ceptor inalámbrico, un módulo digital integrado, un módulo de potencia, elementos interface con el tejido vivo y los circuitos de control de estas interfaces (drivers). A continuación se describe de manera simple cada uno de estos elementos.

Los elementos interface son el puente entre la máquina y el cuerpo humano; pueden dividirse en dos tipos: interfaces de registro e interfaces de actuador. Las interfaces de registro adquieren información directamente del tejido vivo (p.e. señales neuronales eléctricas, ph, temperatura, etc.) por medio de diversos sensores (p.e. micro electrodos neuronales, micro sensores fisiológicos y micro sensores bioqu´ımicos); estas interfaces convierten las señales biológicas en señales eléctricas. Por otra parte, la interfaz de actuador actúa directamente sobre el tejido vivo bajo las instrucciones del módulo

(29)

digital integrado, por medio de la intervención de los circuitos de control de interfaz (drivers). Las interfaces de actuador más populares son el micro electrodo (utilizado en todo tipo de prótesis para estimular los nervios) y el micro actuador (convierte la energ´ıa eléctrica en mecánica para operar motores micro mecánicos, bombas o válvulas). Cuando se diseñan los elementos interfaz se debe de considerar tanto su seguridad, como su confiabilidad. Además deben de tener bajos requerimientos de potencia y un tamaño reducido.

Los circuitos de control de interfaz se dividen en dos categor´ıas: amplificador-ADC y controladores de voltaje/corriente de las interfaces actuador. Los controladores de voltaje/corriente suministran a los actuadores del sistema los niveles de voltaje y corrientes que necesitan para realizar de manera adecuada su función; usualmente se componen de DAC’s. En palabras simples, la función de los controladores de vol-taje/corriente es transformar los comandos generados por el módulo digital para el control de los actuadores, en niveles de voltaje y corrientes los cuales son suministra-dos a los actuadores. El Amplificador-ADC convierte las señales analógicas generadas por las interfaces de registro en palabras digitales para el módulo digital. Los bloques de ambas categor´ıas deben de tener un bajo consumo de potencia, baja sensibilidad al ruido y un voltaje de offset reducido.

El transceptor inalámbrico es capaz tanto de recibir comandos de control o da-tos provenientes de la unidad externa, as´ı como de transmitir las señales biológicas recolectadas a la unidad externa, por medio de una micro antena. Existen muchas aproximaciones de diseño del transceptor, pero en aplicaciones médicas implantables se da prioridad a las implementaciones que requieran un consumo de energ´ıa y área reducido. Por otra parte, el diseño de micro antenas es complicado, esto con respec-to a su tamaño, acoplamiento de impedancias, bajos requerimientos de potencia y compatibilidad biológica con el cuerpo.

El módulo de potencia provee niveles de voltaje y corriente adecuados a todos los módulos dentro de la unidad implantada por medio de la regulación de la energ´ıa proporcionada por una fuente de alimentación. Existen dos tipos de fuentes de ali-mentación que pueden emplearse en los módulos de potencia de los IMEDs: bater´ıas portátiles y energ´ıa transmitida desde el exterior. Tradicionalmente los IMEDs han utilizado bater´ıas como su fuente primaria de energ´ıa eléctrica. Sin embargo, a pesar de los avances en logrados en su miniaturización, el tamaño de las bater´ıas sigue siendo considerablemente grande, ocasionando que el tamaño de los IMEDs que las utilizan

(30)

sea mayor; además, las bater´ıa en IMEDs presuponen un riesgo para el usuario ya que existe la posibilidad de que se produzcan fugas de qu´ımicos dentro del cuerpo. Por el contrario, la transferencia de energ´ıa desde exterior de forma inalámbrica ofrece una posible miniaturización de la unidad implantada y un aumento del tiempo de vida ´

util de la unidad (ya que se podr´ıa reducir el tamaño de la bater´ıa en el IMED); a la vez, se elimina el riesgo de fugas de qu´ımicos. El módulo de recolección de energ´ıa inalámbrico del módulo de potencia consiste de un receptor de potencia (el cuál recu-pera la energ´ıa transmitida) y un regulador de potencia (éste asegura que exista un voltaje estable para la operación de los demás módulos en el implante). En el diseño del módulo de recolección de energ´ıa inalámbrico, la eficiencia de la transferencia de potencia es uno de los parámetros más importantes, ya que es utilizado para evaluar cualitativamente el lazo inductivo entre la unidad externa y la interna. Es importante que en el diseño del módulo de recolección de energ´ıa inalámbrico se considere la seguridad del tejido vivo, ya que la alta intensidad de los campos electromagnéticos puede causar efectos nocivos en el cuerpo del usuario.

El módulo digital integrado ejerce un rol principal en la unidad implantada ya que es considerado el núcleo de control de ésta; sus funciones son manipular todos los módulos dentro de la unidad implantada y procesar digitalmente las señales biológicas adquiridas. Por lo tanto, el módulo digital integrado en el modelo general de un IMED se compone de: un procesador digital de señales (DSP), un sub módulo controlador y un sub módulo de memoria. El DSP y el sub módulo de control proveen procesamiento de señal de banda base y funciones de control del sistema como lo son: la codificación y decodificación de datos; y administración de energ´ıa. Por otra parte, el sub módulo de memoria es utilizado, tanto por el procesador del DSP y el sub módulo de control, para almacenar información temporal o datos de programa. Al igual que todos los demás módulos, se desea que módulo digital integrado cuente con bajos requerimientos de consumo de potencia y tamaño.

Como se ha mencionado, todos los elementos de la unidad implantada deben de satisfacer estrictos requerimientos de consumo de potencia y área. Por lo tanto, di-versas técnicas de diseño enfocadas a la optimización de dichas especificaciones han sido desarrolladas para todos sus elementos. Sin embargo, uno de los elementos del IMED que recibe más atención al momento de optimizar su diseño, con enfoque a una reducción de su consumo de potencia, es el módulo digital integrado. Ya que éste es el elemento principal de la unidad implantada, deberá operar de forma constante

(31)

y, por lo tanto, tendrá un mayor consumo de potencia. De tal forma que diversas técnicas de optimización enfocadas a reducir su consumo de potencia son aplicadas en diferentes niveles de abstracción, como lo son: software/algoritmo de control, algo-ritmo de procesamiento digital de señales, arquitectura del procesador, estilo lógico, balance frecuencia de operación/consumo de potencia y a nivel proceso de fabricación de dispositivo (transistor).

1.2. Enfoque de la investigaci´

on

Todas las optimizaciones que se realicen en los distintos niveles de abstracción pue-den impactar positivamente al consumo de potencia del módulo digital integrado. Sin embargo, dependiendo del proceso de fabricación algunas pueden o no implementarse (p.e. el uso de transistores con dieléctrico de compuerta de alta K para reducción de la corriente de fuga gate-bulk, solo está disponible en ciertos procesos de fabricación). Por otro lado, algunas pueden tener un mayor o menor impacto en el consumo de potencia.

Una de las aproximaciones de optimización que parece tener mayor flexibilidad de implementación e impacto en el consumo de potencia del módulo digital integrado es la utilización de estilos lógicos distintos al CMOS estático para la realización de determinados bloques lógicos.

El uso de estilos lógicos distintos al CMOS estático puede tener varias justifica-ciones. Por ejemplo, en aplicaciones de bajo consumo de potencia generalmente los bloques digitales operan a baja frecuencia, por lo tanto, su consumo energético se limita solo al consumo que sus celdas digitales tienen en estado estable debido a la re-ducción de su consumo dinámico. Antes, para el estilo CMOS estático, el consumo de energ´ıa de las celdas lógicas en estado estable sol´ıa despreciarse ya que este consumo energético se debe solo a las corrientes de fuga de los transistores MOS con los que las celdas lógicas son realizadas. Lo anterior se deb´ıa a que en procesos de fabricación contemporáneos, estas corrientes de fuga eran por mucho menores a la corriente que los transistores MOS controlaban en estado activo/saturación; sin embargo, la ten-dencia actuales en procesos de fabricación es que estas corrientes de fuga sean cada vez mayores y que el consumo energético que estas corrientes de fuga generan sea comparable al consumo de energ´ıa dinámico de las celdas CMOS estáticas. Por lo tanto, el utilizar un estilo lógico que sea capaz de operar con consumos de potencia

(32)

similares (del mismo orden de magnitud, no iguales ni menores) a los producidos por las corrientes de fuga del estilo CMOS est´atico representar´ıa un mejor uso de la energ´ıa disponible, ya que en lugar de desperdiciar energ´ıa se estar´ıa utilizando para realizar operaciones l´ogicas.

Otro aspecto a considerar es el hecho de que las celdas lógicas basadas en el es-tiló lógico CMOS estático tienden a generar picos de corriente al momento de cambiar el estado lógico en sus salidas. Estos picos de corriente pueden generar variaciones en el nivel de voltaje de alimentación o ruido en el substrato del chip. Cualquiera de estas dos condiciones puede modificar de forma negativa el desempeño de los circuitos analógicos en el chip, sobre todo en aplicaciones de señal mixta donde el uso del estilo lógico CMOS estático debe evaluarse adecuadamente ya que los circuitos analógicos dentro del chip pueden ser afectados.

Por lo antes expuesto, este trabajo se enfoca al análisis e implementación de un estilo lógico determinado para la realización de un conjunto de celdas lógicas utilizando una tecnolog´ıa de fabricación de circuitos integrados (OnSemi C5 0.5um, distribuida por MOSIS [6]). Dicho estilo deberá ser capaz de proporcionar un bajo consumo de potencia, y a la vez, ser adecuado para aplicaciones de señal mixta; por lo tanto, se analizará el estilo conocido como lógica de fuente acoplada (Source Coupled Logic, SCL), también llamado lógica de modo corriente (Current Mode Logic, CML) para aplicaciones de bajo consumo de potencia y señal mixta [7] [8]. Se evaluará el desempeño de las celdas lógicas generadas y se espera que puedan ser adecuadas para el desarrollo de IMEDs.

1.3. Organizaci´

on de la tesis

La tesis est´a organizada de la siguiente forma:

El cap´ıtulo 2 presenta conceptos básicos referentes a circuitos digitales y su rea-lización en circuitos integrados, con énfasis en el estilo SCL/CML, exponiendo sus ventajas y desventajas, y las razones por las cuales éste puede utilizarse en aplicaciones con requerimientos de bajo consumo de energ´ıa y que sean de señal mixta.

En el cap´ıtulo 3 se enfoca al manejo del estilo l´ogico SCL/CML en aplicaciones de bajo consumo de potencia, para ello, se expone el modelo EKV del transistor

(33)

MOS, se analizan las caracter´ısticas de este estilo cuando funciona en la región de inversión débil y se contempla el tema de las corrientes de fuga en los procesos de fabricación de circuitos integrados CMOS.

El cap´ıtulo 4 expone la metodolog´ıa con la que se diseñó el conjunto de circuitos lógicos SCL/CML para aplicaciones de bajo consumo de energ´ıa y de señal mixta, propuestos en este trabajo. También se exponen las simulaciones con las que se corroboró el correcto funcionamiento de los circuitos generados, se describe la forma en que se ensambló un circuito integrado para pruebas f´ısicas y se proponen un par de aplicaciones en las que se pueden utilizar los circuitos lógicos.

En el cap´ıtulo 5 se presentan las conclusiones y se brinda un an´alisis general del trabajo realizado.

(34)

(35)

Compuertas Digitales

2.1. Introducci´

on

Un sistema digital electrónico integrado en chip es un ente complejo que, si se desea comprender, es necesario analizarlo en diferentes niveles de abstracción. Al realizarse lo anterior, se verá que el sistema digital está compuesto por múltiples bloques o subsistemas, siendo uno de los niveles más importantes el de los circuitos electrónicos digitales. En este nivel se define la forma en que los bloques básicos más importantes del diseño digital son implementados; es decir, en él se especifica la forma en que las compuertas digitales utilizadas dentro de un sistema digital integrado en chip serán realizadas, especificando su topolog´ıa, velocidad de operación, consumo energético, entre otras caracter´ısticas. En consecuencia, dichas caracter´ısticas son las que definirán el desempeño del sistema digital que las utilice.

A las distintas formas en que se puede implementar una compuerta lógica en un circuito integrado se les denomina como estilos lógicos. Los estilos lógicos pueden dividirse en dos grupos principales: lógicas estáticas y lógicas dinámicas; su princi-pal diferencia recae en el hecho de que el funcionamiento de las lógicas dinámicas está regido por una señal de reloj, lo que conlleva un mayor consumo de energ´ıa. En consecuencia, los estilos lógicos estáticos son preferidos en aplicaciones con re-querimientos de bajo consumo de energ´ıa. Uno de los estilos lógicos estáticos que presenta caracter´ısticas de desempeño adecuadas para aplicaciones implantables, en cuanto a velocidad de operación, consumo de energ´ıa, robustez a ruido e integración con sistemas de señal mixta, es el estilo lógico de fuente acoplada o de modo corriente (SCL/CML).

(36)

con el objetivo de presentar una perspectiva general del tema tratado y fundamentar la elección del estilo lógico SCL/CML como una opción viable para la realización de compuertas lógicas digitales con bajos consumos de energ´ıa y excelente compatibilidad con sistemas de señal mixta.

2.2. Niveles de abstracci´

on de un sistema digital

electr´

onico

Un sistema digital electrónico, como el módulo digital integrado de un IMED, puede ser dividido en diferentes niveles de abstracción. La figura 2.1 ilustra los distin-tos niveles de abstracción con los que cuenta un sistema computacional electrónico, as´ı como también los elementos que se pueden generar en cada uno de los niveles y los cuáles son utilizados normalmente por el nivel superior próximo [9]. Los niveles de abstracción de un sistema computacional electrónico son muy similares a los de un sistema digital electrónico (como lo es el módulo digital integrado de un IMED). Las mayores diferencias entre los dos sistemas existirán en los niveles de abstracción superiores (sistema operativo y software de aplicación); sin embargo, la Figura 2.1 es adecuada para ilustrar los niveles de abstracción que pueden existir en el módulo digital integrado de un IMED.

En la Figura 2.1, el nivel de abstracción más bajo es el f´ısico y en él se describe el movimiento de los electrones por medio de la mecánica cuántica y las ecuaciones de Maxwell. Por otra parte, los sistemas electrónicos VLSI se construyen en base a dispositivos electrónicos (p.e. transistores MOS, transistores BJT o diodos) con los cuales se puede controlar el flujo de electrones (corriente eléctrica) y los niveles de voltaje en el sistema; el comportamiento de estos dispositivos puede ser modelado a través de las ecuaciones que describen las relaciones corriente-voltaje que existen entre sus terminales. Al abstraerse al nivel dispositivo electrónico, se puede ignorar el comportamiento individual de los electrones.

El siguiente nivel de abstracción es el de los circuitos analógicos, en este nivel los dispositivos electrónicos son ensamblados para crear componentes más complejos (p.e. amplificadores de voltaje, amplificadores operacionales o referencias de voltaje); una caracter´ıstica de los circuitos analógicos es que estos manejan un rango de voltajes continuo, tanto en sus puertos de entrada como en sus puertos de salida. Un

(37)

subcon-Figura 2.1: Niveles de abstracci´on de un sistema computacional electr´onico [9].

junto de los circuitos analógicos son los circuitos digitales (p.e. compuertas lógicas); estos circuitos restringen los niveles de voltaje en sus puertos de entrada y salida a rangos discretos con el fin de indicar un valor binario (1 o 0 lógico). En el diseño lógico (nivel de abstracción superior) se utilizan los circuitos digitales para construir estruc-turas más complejas, es decir, elementos lógicos como lo son sumadores o memorias digitales.

Por otra parte, en el nivel de abstracción microarquitectura se enlazan los niveles de abstracción lógico y arquitectura. Cabe mencionar que el nivel de abstracción ar-quitectura describe al sistema computacional desde la perspectiva del programador, a través de la definición de un conjunto de registros e instrucciones que el programa-dor puede utilizar. De tal forma que, en el nivel de microarquitectura, se combinan distintos elementos lógicos con el fin de ejecutar las instrucciones definidas a nivel arquitectura.

Al ingresar al siguiente nivel se llega al dominio del software. Por una parte el nivel de abstracción sistema operativo maneja detalles de bajo nivel, como lo es el manejo de memoria estática o dinámica, a través de un conjunto de instrucciones de bajo nivel conocidos como drivers. En contraste, el nivel de software de aplicación aprovecha las facilidades proporcionadas por el sistema operativo (por medio del uso de los drivers)

(38)

para resolver problemas para el usuario, por medio de diversos programas. Como se mencionó anteriormente, estos dos niveles de abstracción pueden diferir de un sistema electrónico a otro.

Muchas veces en diseño electrónico, el ingeniero de diseño solo trabaja en los niveles de abstracción que se relacionan directamente con el hardware; se podr´ıa decir que el rango de niveles que un ingeniero de diseño electrónico normalmente abarcar´ıa ir´ıan desde el nivel de los circuitos analógicos (p.e. diseño de circuitos electrónicos con transistores MOS) hasta el nivel arquitectura del sistema computacional electrónico (p.e. programación en lenguaje ensamblador de microprocesadores), por lo que existen niveles que no son del completo control del diseñador.

Un ejemplo es el caso de los diseñadores de circuitos integrados. Ellos no pueden controlar el tipo de dispositivos electrónicos disponibles en un determinado proceso de fabricación; el proceso de fabricación de circuitos integrados corresponde al nivel de abstracción dispositivo, el cual es manejado por ingenieros y especialistas enfocados al modelado, caracterización y fabricación de dispositivos electrónicos. Por lo tanto, la labor general del diseñador de circuitos integrados es producir elementos analógicos y digitales que satisfagan las métricas de desempeño especificadas utilizando los dispo-sitivos electrónicos que un proceso de fabricación en espec´ıfico pueda proporcionarle, aprovechando las ventajas y desventajas de éstos.

En este trabajo de investigación se busca producir un conjunto de circuitos digita-les (es decir, compuertas lógicas) que cuenten con un consumo de potencia bajo y que sean ideales para aplicaciones de señal mixta. Por lo tanto se trabajó principalmente en los niveles de abstracción correspondientes a los circuitos analógicos y digitales de un sistema digital electrónico.

2.3. Circuitos digitales (compuertas l´

ogicas)

En los sistemas digitales electrónicos la información es representada por medio de magnitudes f´ısicas, llamadas señales eléctricas (p.e. un nivel de voltaje). Estas señales existen a través del sistema en uno de dos estados reconocibles y discretos; cada estado puede representar una variable booleana/binaria que puede ser equivalente a un 1 o 0 lógico. Por ejemplo, un sistema digital dado podr´ıa representar la información de la siguiente forma: 5V equivaldr´ıa a 1 lógico y mientras que 0V corresponder´ıa a 0 lógico.

(39)

x A

B

AND x= A•B 0 0 00 1 0

1 0 0 1 1 1 A B x

x A

B

OR x= A+B 0 0 00 1 1

1 0 1 1 1 1 A B x

x A

NOT x= A' 0 1

1 0 A x

x A

B

NAND x= (A•B)'

0 0 1 0 1 1 1 0 1 1 1 0 A B x

x A

B

NOR x= (A+B)' 0 0 10 1 0

1 0 0 1 1 0 A B x

x A

B

XOR x= (A'•B)+(A•B')

0 0 0 0 1 1 1 0 1 1 1 0 A B x

x A

B

XNOR x= (A'•B')+(A•B)

0 0 1 0 1 0 1 0 0 1 1 1 A B x x

A

Buffer x= A 0 0

1 1 A x Nombre Símbolo _gráfico Función_algebraica Tabla de_verdad

Figura 2.2: Compuertas l´ogicas digitales b´asicas.

La información en un sistema digital puede ser manipulada a través de diver-sos operadores booleanos y la combinación de éstos, con el fin de producir nuevos términos; todo lo anterior por medio del algebra booleana. En los sistemas digita-les electrónicos la manipulación de la información se realiza mediante el uso de los circuitos digitales conocidos como compuertas lógicas.

Estos circuitos representan una implementación f´ısica de los operados booleanos; cada compuerta lógica puede producir un variable booleana/binaria, la cual puede ser 1 o 0 lógico, dependiendo del operador booleano que la compuerta represente

(40)

y las variables booleanas de entrada que ésta tenga. Existe una gran variedad de compuertas lógicas. Además, cada compuerta cuenta con un s´ımbolo gráfico distintivo y su función puede indicarse por medio de una expresión algebraica booleana; ésta ´

ultima representa la relación que existe entre las variables de entradas y la variable de salida. Las relaciones entre las entradas y la salida de una compuerta lógica también pueden indicarse en formato tabular por medio de su tabla de verdad. Para ilustrar lo anterior, en la Figura 2.2 se muestran los nombres, s´ımbolos gráficos, expresiones algebraicas y tablas de verdad de ocho compuertas lógicas digitales básicas. Cabe mencionar que a la aplicación del algebra booleana en sistemas digitales, por medio de la interconexión de compuertas lógicas para construir circuitos que representen ecuaciones booleanas, se le conoce como lógica digital [10].

Es por medio de la lógica digital que es posible obtener bloques lógicos más com-plejos que pueden utilizarse en la construcción de sistemas digitales electrónicos com-pletos, como por ejemplo el módulo digital integrado de un IMED. En consecuencia, las caracter´ısticas de las compuertas lógicas utilizadas en la construcción de un sis-tema digital electrónico son muy importantes, ya que estás tendrán un gran impacto sobre varios parámetros de desempeño del sistema digital, sobre todo en su consumo de potencia y velocidad de operación.

En el diseño de circuitos integrados existen múltiples maneras de implementar compuertas lógicas utilizando los dispositivos electrónicos disponibles en un proceso de fabricación dado; a las maneras de implementar compuertas lógicas se les conocen como estilos lógicos. Debido a la forma en que los procesos de fabricación de circuitos integrados han evolucionado y a las especificaciones de funcionalidad demandadas a lo largo de los años, se han desarrollado un gran número de estilos lógicos. Sin embargo, los estilos lógicos pueden clasificarse en dos grupos principales: lógicas estáticas y lógicas dinámicas. La mayor diferencia entre las lógicas estáticas y dinámicas es que en las últimas se utiliza una señal de reloj para evaluar una función lógica. Para entender la importancia de está diferencia, es necesario tener una ligera comprensión de la forma en que operan cada una de las lógicas.

2.3.1. L´

ogicas est´

aticas

En los circuitos digitales realizados con algún estilo lógico estático, la terminal de salida de éstos se encuentra conectada a alguno de los dos niveles de tensión que

(41)

representan a los datos l´ogicos 1 o 0 (p.e. la magnitud de voltaje en los nodosV DD

yGN D) a través de un camino de baja impedancia, en cualquier instante de tiempo; se considera una excepción, en los momentos en que ocurren transiciones de estado en la salida, no puede cambiar el estado lógico de ésta. Vale la pena mencionar que las terminales de salida de las compuertas lógicas estáticas asumen en todo instante de tiempo el valor lógico correspondiente a la función lógica booleana que representan, ignorando las transiciones de estado [11]. Algunos de los principales estilos lógicos estáticos son:

L´ogica CMOS est´atica

L´ogica de modo corriente o fuente acoplada (SCL/CML)

L´ogica cascode diferencial con cambio de voltaje (differential cascode voltage switch, DCVS)

L´ogica pseudo-NMOS

L´ogica de transistor de paso

L´ogica de compuerta de transmisi´on

De los estilos antes mencionados, el más utilizado en la realización de los módulos digitales integrados en chip es el estilo lógico CMOS estático. Lo anterior se debe a la robustez y facilidad de diseño de éste; en diseños que no requieran un optimo consu-mo de área, complejidad, altos requerimientos de velocidad o un muy bajo consumo energético, se recomienda utilizar el estilo CMOS estático [11].

Como ejemplo del funcionamiento de estos estilos lógicos, se explicará de forma breve el funcionamiento de una compuerta lógica NAND realizada con el estilo lógico CMOS estático; la Figura 2.3 ilustra dicho circuito digital. Este circuito realiza la operación lógica X = Out =A_·B, por lo que dependiendo de los niveles lógicos en los nodosAyB, el nivel lógico en el nodoOutpuede ser alto o bajo. En este circuito, el nivel lógico alto (es decir, 1 lógico) es representado por la magnitud de voltaje en el nodo V DD. Por otra parte, el nivel lógico bajo (0 lógico) es representado por la magnitud de voltaje en el nodoGN D.

Para cambiar el nivel l´ogico en el puerto de salida de la compuerta CMOS est´atica NAND, alguna de las redes de carga (transistoresM1 y M2) o descarga (transistores

(42)

M3

A

Out

VDD

M4

B

M1 M2

VDD

A B

Figura 2.3: Compuerta lógica NAND realizada con el estilo lógico CMOS estático.

M3 y M4) debe suministrar un camino de baja impedancia desde el nodo de salida

hacia alguno de los dos rieles de alimentaci´on del circuito digital. Entonces, depen-diendo de los niveles l´ogicos en los nodos A y B, la magnitud de voltaje en el nodo

Out será equivalente al nivel en V DD o al que hay en GN D. Este principio de fun-cionamiento se utiliza en todos los circuitos digitales CMOS estáticos. Es decir, en el estilo lógico CMOS estático se utilizan redes de carga y descarga para implementar una determinada función lógica booleana.

2.3.2. L´

ogicas din´

amicas

En los circuitos digitales pertenecientes a una familia lógica dinámica no siempre existe un mecanismo que fuerce el nivel lógico en su salida a ser alto o bajo. Lo que suele ocurrir en este tipo de circuitos es que el estado lógico en su salida es evaluado durante una de las fases de su señal de reloj (fase de evaluación), mientras que en su fase de reloj posterior (fase de pre carga) su salida es forzada a alguno de los dos estados lógicos de manera incondicional. Esta forma de realizar funciones lógicas resulta ser simple y rápida. Sin embargo, su diseño y utilización son más complicadas. Este tipo de circuitos digitales son más sensibles al ruido, ya que este puede llegar a modificar la carga eléctrica almacenada en su capacitor de carga, durante la fase de evaluación [11]. Algunos de los principales estilos lógicos dinámicos son:

L´ogica domin´o

L´ogica domin´o compuesta

(43)

L´ogica domin´o diferencial

L´ogica NORA (NO RAce Logic)

L´ogica TSPC (True Single Phase Clocked Logic)

La Figura 2.4 muestra un circuito con el cual se puede implementar la función lógica NAND con un estilo lógico dinámico. Este circuito opera durante dos fases de reloj. Cuando la señal CLK está en el nivel lógico bajo, el circuito está en su fase de pre carga; cuando la señal CLK está en el nivel lógico alto, el circuito está en su fase de evaluación.

Durante la fase de pre carga, la salida de la estructura es forzada a tomar la misma magnitud de voltaje de la terminal V DD, sin importar los valores l´ogicos en las terminales A y B. Por lo tanto, el capacitor CL es cargado y debido a que el transistor M4 est´a apagado, no es posible que el nodo de salida sea forzado a

un nivel lógico bajo. Durante la fase de evaluación, si A y B tienen valores lógicos altos, la magnitud de voltaje en la terminal de salida será la correspondiente al nivel lógico bajo. Por otra parte, siA,B o ambas terminales tienen magnitudes de voltajes correspondientes al nivel lógico bajo, la magnitud de voltaje que se mantendrá en la terminal de salida corresponderá al nivel lógico alto; lo anterior se debe a que el capacitor CLha almacenado carga eléctrica en la fase anterior y no la ha perdido.

M2

A

Out

M3

B

M1 VDD

CLK

M4

CLK

CL

(44)

2.3.3. Comparativa entre l´

ogicas est´

aticas y din´

amicas

Se ha discutido de manera breve la realización de la compuerta NAND utilizando un estilo lógico estático y otro dinámico, y al mismo tiempo se ha revisado la forma en que ambos estilos lógicos operan. Debido a la diferencia entre estos dos principa-les grupos de estilos lógicos, cada uno cuenta con ciertas ventajas y desventajas. La decisión de qué estilo utilizar para implementar módulos digitales en un chip depen-derá de los requerimientos que éste necesite, ya sean la facilidad de diseño, robustez, ´

area, velocidad o consumo de energ´ıa; ningún estilo lógico puede optimizar todas estas caracter´ısticas de desempeño al mismo tiempo.

En general, las lógicas estáticas tienen la ventaja de ser robustas ante la presencia de ruido. Lo anterior hace que el proceso de diseño de los sistemas digitales que las emplean sea menos complejo, lo que permite que éste sea sometido a un alto grado de automatización, como es el caso de la lógica CMOS estática. Además, dentro del mismo grupo de estilos lógicos estáticos hay estilos que dan prioridad a una mayor simplicidad y velocidad de operación a cambio de un mayor consumo energético y un menor margen de ruido(lógica pseudo-NMOS). Existen otros que dan prioridad a una mayor inmunidad al ruido y velocidad de operación, a costa de la complejidad (SCL/CML).

Por otra parte, con las lógicas dinámicas es posible realizar compuertas que evalúen funciones lógicas complejas, que sean pequeñas y rápidas. Esto tiene un precio, ya que efectos parásitos, como la división de carga eléctrica, hacen que el proceso de diseño con estos estilos lógicos sea complicado. Además, la fuga de carga eléctrica almacenada en el capacitor de carga del circuito digital, obliga a que el circuito realice operaciones de pre carga y evaluación de manera constante. Lo anterior fija un l´ımite inferior de frecuencia de operación a los circuitos digitales dinámicos, lo cual se traduce en un mayor consumo de energ´ıa cuando estos circuitos operan a baja frecuencia.

En contraste, las lógicas estáticas no está forzadas a tener una frecuencia de ope-ración m´ınima necesaria para funcionar adecuadamente; el reloj de un módulo digital, realizado puramente con un estilo lógico estático, podr´ıa detenerse de manera indefi-nida. Lo antes mencionado presenta una gran ventaja: el que un sistema digital pueda operar a muy bajas frecuencias permite que su consumo de energ´ıa sea reducido.

Es por lo anterior que cuando se planea realizar sistemas digitales en chip con muy bajos requerimientos de energ´ıa, se suelen utilizar como bloques fundamentales,

(45)

a circuitos digitales basados en los estilos lógicos estáticos. Uno de los estilos lógicos estáticos que presenta caracter´ısticas de desempeño útiles para aplicaciones de bajo consumo energético y de señal mixta es la lógica de fuente acoplada, también conocida como lógica de modo corriente (SCL/CML).

2.4. SCL/CML, un estilo l´

ogico ´

util para

aplica-ciones con requerimientos de bajo consumo

de potencia y de se˜

nal mixta

Se define a la lógica de fuente acoplada (Source Coupled Logic, SCL), también conocida como lógica de modo corriente (Current Mode Logic, CML), como una familia lógica digital del tipo diferencial. Lo anterior indica que en este estilo lógico los datos son representados como una diferencia de voltajes que son complementarios (p.e. VIndif 1 = VIn1+ −VIn1−). Esta lógica fundamenta su funcionamiento en el

direccionamiento del flujo de corriente que pasa a través de cada compuerta digital con el fin de producir variaciones en su nivel de voltaje diferencial de salida. Lo anterior se logra al variar los niveles de voltaje que existen en las terminales de entrada de la compuerta, produciéndose un cambio en el flujo de corriente dentro de ésta y en consecuencia un cambio en los niveles de voltaje en sus terminales de salida. Las compuertas digitales realizadas con este tipo de lógica están compuestas de una fuente de corriente constante, una red de pares diferenciales conformados por transistores NMOS (dependiendo de la función lógica a realizar, el número de pares diferenciales y su ordenamiento puede variar) y un par de cargas resistivas [12] [13]; los bloques antes mencionados se pueden apreciar en la Figura 2.5.

Para explicar el funcionamiento de las compuertas digitales basadas en SCL/CML se tomará como referencia la estructura lógica más simple que existe en este estilo de diseño digital; dicha estructura corresponde a una compuerta NOT/Buffer la cual se ilustra en la Figura 2.6. La razón por la que la compuerta NOT/Buffer es la más simple del estilo SCL/CML es por que su red de pares diferenciales NMOS consiste de solo un par diferencial, cuyos transistores son idénticos; la compuerta NOT/Buffer SCL/CML es básicamente un par diferencial con carga resistiva.

Antes que nada, se deja en claro que en esta explicación se considera una operación en gran señal (.DC) por parte de los transistores en la Figura 2.6 y que la corriente

(46)

R1 R2

ITail

In_2+

In_2-Out1 Out2

VDD

In_1+

In_n+

In_1- In_n-NMOS Differential

Pair Network

Figura 2.5: Estructura básica de una compuerta lógica basada en el estilo lógico SCL/CML.

M1 M2

R1 R2

ITail

In+

In-Out1 Out2

VDD

Figura 2.6: Topolog´ıa de una compuerta NOT/Buffer del estilo l´ogico SCL/CML.

IDS de éstos cuando están activados es descrita por la ecuación 2.4.1,

IDS=

k0W

2L (VGS−VT ,n)

2 _(2.4.1)

se asume que los transistores pueden estar saturados o completamente apagados. Dicha estructura opera de la siguiente forma: de acuerdo a los niveles de voltaje presentes en las entradas del par diferencial, la corriente IT ail (proporcionada por la

fuente de corriente constante) será desviada hacia alguna de las ramas principales. De modo que si el voltaje VIn+ > VIn−, más de la mitad de la corriente IT ail pasará a

trav´es de la rama izquierda por medio del transistor M1; al serVIn+ < VIn− ocurre lo

contrario, la mayor parte de la corriente IT ail pasar´a entonces por M2. Sin embargo,

(47)

considera que la magnitud de dichos voltajes de entrada (VIn+ y VIn−) permite que

a trav´es de los transistores M1 y M2 circule este flujo de corriente. De modo que, si

se supone que los transistores del par diferencial operan en la región de saturación, las corrientes IDSM1 e IDSM2 pueden expresarse en función del voltaje diferencial de

entrada (VIndif)[13] [14].

VIndif =VIn+−VIn− (2.4.2)

IDSM1 =

        

0 si VIndif <−

q

2IT ail

k0₍_W/L₎ (VIn+ VIn−) IT ail

2 +

k0W VIndif

2L

q

4IT ail

k0₍_W/L₎ −(VIndif)2 si |VIndif| ≤

q

2IT ail

k0₍_W/L₎ (VIn+ ≈VIn−)

IT ail si VIndif >

q

2IT ail

k0₍_W/L₎ (VIn+VIn−)

(2.4.3)

IDSM2 =IT ail−IDSM1 (2.4.4)

De acuerdo con las ecuaciones 2.4.3 y 2.4.4, la corriente IT ail puede desviarse hacia

alguna de las ramas cuando VIndif >

q

2IT ail

k0₍_W/L₎ o cuando VIndif < −

q

2IT ail

k0₍_W/L₎.

En-tonces, la corriente que pase a través de cada rama será transformada en voltaje por medio de las cargas resistivas implementadas en la estructura; en el estilo SCL/CML es común que las cargas resistivas (R1 y R2, en el caso de la Figura 2.6) tengan la

misma magnitud (R). De modo que el nivel de voltaje que se tenga en cada uno de los nodos de salida (VOut1 y VOut2) depender´a de la corriente IDS de cada transistor,

ya que:

VOut1,2 =V DD−IDSM1,M2R (2.4.5)

Al observar la ecuaci´on 2.4.5, se puede notar que los voltajes de salida de la Figura 2.6 oscilaran entreV DD y V DD₋IT ailR; en esta situaci´on se pueden asumir dos casos

extremos, es decir, que IDSM1 =IT ail e IDSM2 = 0, o que IDSM1 = 0 e IDSM2 =IT ail.

De tal forma que a la diferencia entre los voltajes de salida, de estos dos casos, se le denomina voltaje de excursión de señal simple (Vsw); esta magnitud indica la excursión

de voltaje que tendr´a la compuerta SCL/CML en sus terminales de salida.

Vsw =V DD−(V DD−IT ailR1,2) = IT ailR (2.4.6)

(48)

voltaje DC sobre el cu´al van montadas las se˜nales) de una compuerta SCL/CML, es:

VOutCM =V DD−Vsw (2.4.7)

Es deseable que los voltajes a la entrada de una compuerta SCL/CML tengan la misma excursión de señal simple y mismo nivel de voltaje de modo común que las señales en sus salidas con el fin de que exista reciprocidad entre las señales a la entrada y a la salida, al mismo tiempo que se evita el uso de circuitos cambiadores de nivel. Por otra parte, una representación gráfica de las magnitudes de corriente y voltaje descritas por las ecuaciones 2.4.3, 2.4.4 y 2.4.5, en función de VIndif, es mostrada en

la Figura 2.7.

ITail

0.5 ITail

0.75 ITail

0.25 ITail

VDD-Vsw VDD

VDD -0.5Vsw

VDD -0.75Vsw

VDD -0.25Vsw

Vsw 0.5Vsw -0.5Vsw

-Vsw

Figura 2.7: Curvas de voltajes y corrientes de una compuerta NOT/Buffer SCL/CML.

Se pueden entonces expresar las siguientes magnitudes diferenciales para la estruc-tura en la Figura 2.6, para cuando se utilice como compuerta l´ogica NOT: corriente diferencial (Idif) y voltaje diferencial de salida (VOutdif).

(49)

VOutdif =VOut1−VOut2

= (V DD₋IDSM1R)−(V DD−IDSM2R)

=₋IDSM1R+IDSM2R

=₋(IDSM1 −IDSM2)R

=₋IdifR

(2.4.9)

En base a lo anterior, se pueden definir tres casos generales paraVOutdif; dependiendo

del flujo que tome la corriente en la compuerta, como consecuencia de unVIndif dado,

VOutdif ser´a:

VOutdif =

        

IT ailR si VIndif <−

q

2IT ail

k0₍_W/L₎ (VIn+ VIn−) Rk0_{W V}

Indif

2L

q

4IT ail

k0₍_W/L₎ −(VIndif)2 si |VIndif| ≤

q

2IT ail

k0₍_W/L₎ (VIn+≈VIn−)

−IT ailR si VIndif >

q

2IT ail

k0₍_W/L₎ (VIn+ VIn−)

(2.4.10) La Figura 2.8 ilustra el comportamiento de Idif y VOutdif de la compuerta NOT

SCL/CML, descrito por las ecuaciones 2.4.8 y 2.4.10, en funci´on de su VIndif. Este

gr´afico muestra que la estructura en la Figura 2.6 se comporta como una compuerta NOT, ya que para un VIndif = −Vsw, produce un VOutdif = Vsw; por otra parte,

para un VIndif = Vsw, produce un VOutdif = −Vsw. Lo mismo ocurre con Idif, ya

que dependiendo delVIndif, esta corriente ser´a negativa o positiva; esto indica que la

corrienteIT ail es desviada de una rama a otra. Cabe destacar que VOutdif es sim´etrico

con respecto a cero volts, por lo tanto, la frontera l´ogica (VLT) de la compuerta NOT

SCL/CML es:

VLT = 0V (2.4.11)

Mientras que los niveles l´ogicos bajo (VOL) y altos son (VOH):

VOL=−RIT ail (2.4.12)

VOH =RIT ail (2.4.13)

Es entonces que el voltaje de swing de se˜nal diferencial (Vswdif), tambi´en conocido

como swing l´ogico, equivale a:

(50)

0.5Vsw Vsw -0.5Vsw

-Vsw -Vsw -0.5Vsw 0.5Vsw Vsw

ITail 0.5ITail

-0.5ITail -ITail

Figura 2.8: Curvas de voltajes y corrientes diferenciales de una compuerta NOT/Buffer SCL/CML.

2.4.1. Consideraciones con

V

sw

Cabe mencionar que uno de los parámetros que deben de evaluarse adecuadamente al momento de implementar compuertas digitales del tipo SCL/CML es el de voltaje de excursión de señal simple (Vsw). Lo anterior se debe al hecho de que el parámetro

Vsw tiene una gran influencia en el desempe˜no de una compuerta SCL/CML, sobre

todo en la velocidad de la misma. En pocas palabras, siVsw es de una amplitud

redu-cida, la constante de tiempo RC de la compuerta será menor y, en consecuencia, sus tiempos de propagación (td) y de subida/bajada (tr/tf) serán menores y la respuesta

de la compuerta será más rápida.

Por otra parte, si Vsw es de una amplitud muy reducida, es probable que la

com-puerta tenga problemas para cambiar el estado l´ogico de la siguiente compuerta (p.e. una conexi´on es cascada de dos compuertas NOT SCL/CML); Vsw debe de ser lo

suficientemente alto para asegurar que la corrienteIT ail de la compuerta siguiente sea

desviada de una rama a otra. Se recomienda entonces que Vsw > Vsw min [7]. Vsw min