B B i i e e s s t t a a b b l l e e s s
1.1 Introducción
Una ventaja importante de los sistemas digitales sobre los analógicos es la capacidad de almacenar fácilmente grandes cantidades de información por periodos cortos o largos. Esta capacidad de memoria es la que hace que los sistemas digitales sean versátiles y adaptables a muchas situaciones.
El dispositivo electrónico fundamental para guardar información es el biestables. El biestable es el Circuitos Lógico Secuencial, (CLS), más elemental. Los Circuitos Lógicos Secuenciales son aquellos circuitos donde el estado lógico de salida en cualquier instante de tiempo es función de los estados lógicos de las entradas externas y de la información almacenada hasta ese momento.
A continuación se hará un estudio detallado de los diferentes tipos de biestables. 1.2 Biestables
El biestable es un circuito lógico secuencial capaz de almacenar un BIT, es un componente electrónico que debido a su implementación puede memorizar un estado lógico, bien sea el uno ó el cero. Si el biestable almacena un cero lógico se dice que el biestable se encuentra en estado de RESET y si el biestable almacena un uno lógico se dice que el biestable se encuentra en estado de SET. Por tener estos dos estados estables a su salida: SET y RESET, a este circuito lógico se le da el nombre de biestable.
Partiendo de que un biestable es un circuito lógico secuencial (CLS) entonces el estado lógico de salida (estado futuro Q(n+1)) depende de los estados lógicos de sus entradas de externas y del estado lógico que almacena en ese momento (estado presente Qn).
Está condición de que el estado lógico de salida dependa del dato almacenado, es la diferencia fundamental con los circuitos lógicos combinacionales (CLC), donde para una combinación de entrada siempre se va tener el mismo estado lógico a la salida, mientras que en los CLS si se aplica igual combinación en la entrada se puede tener diferente estado lógico a su salida, si el dato almacenado es diferente. La retroalimentación de la salida hacia la entrada
da la condición de memoria en los circuitos secuenciales.
El biestable más sencillo de implementar, se muestra en la figura 1.1. Dispone de una salida generalmente llamada Q a través de la cual se puede visualizar el dato almacenado y otra salida correspondiente al negado del dato almacenado, llamada Q. En este circuito para almacenar un uno lógico (Q=1) se debe colocar un cero lógico en la entrada del inversor1 ó y un lógico en la entrada del inversor2 y si se quiere almacenar un cero lógico (Q= 0 ) se debe colocar un uno lógico en la entrada del inversor1 ó y cero lógico en la entrada del inversor2.
1 Q
2 Q
Figura. 1.1. Biestable
El problema que presenta el circuito de la figura 1.1 es no disponer de señales de entradas externas que permitan fácilmente modificar el dato almacenado, es por ello que se implementan biestables con entradas externas llamadas entradas de excitación.
En la figura 1.2 se presenta la simbología de un biestable, dispone de unas entradas llamadas entradas de excitación a través de las cuales se puede modificar el dato almacenado y una salida generalmente llamada Q a través de la cual se puede visualizar el dato almacenado, en algunos casos los fabricantes de estos circuitos lógicos proporcionan otra salida correspondiente al negado del dato almacenado, llamada Q.
Simbología:
Biestable ..
. Entradas
de Excitación
Q
Q
Salidas
Figura 1.2. Símbolo de un biestable. 1.2.1 Clasificación de los biestables
Los biestable se pueden clasificar en:
a) Según disponga ó no de una entrada de control que generalmente se le denomina entrada de habilitación o entrada de reloj (Clk) los biestables se clasifican en Asíncronos y Síncronos.
Si el biestable no dispone de la entrada de control ó reloj el biestable es asíncrono, en estos dispositivos en cualquier instante de tiempo colocando los estados lógicos adecuados en las entradas de excitación se puede modificar el dato almacenado, mientras que si el biestable dispone de la entrada de control o reloj, el biestable es síncrono, en estos dispositivos el dato almacenado se puede modificar a través de sus entradas de excitación solamente cuando la entrada de control ó entrada de reloj lo indique, es decir no se puede modificar el dato en cualquier instante de tiempo. Los biestables síncronos a su vez, se clasifican en:
Síncrono activados por nivel: Aquellos que se habilitan ó activan al colocar un nivel lógico en la entrada de reloj (nivel alto ó nivel bajo), estos biestables síncronos se le llaman latch
Síncronos activados por flanco: Aquellos que se habilitan ó activan al detectar un transición lógica de bajo a alto (flanco de subida) ó de alto a bajo (flanco de bajada) en la entrada de reloj, estos biestables síncronos se le llaman flip-flop.
La simbología de los flip-flop se diferencia de la simbología utilizada para los latch en la flecha (>) que se encuentra en la entrada de reloj, la cual indica que los biestables son disparos ó activados por flanco. En la figura 1.3 se presenta la simbología utilizada por algunos los fabricantes de biestables.
Biestable ..
. Entradas
de Excitación
Q Q
a)
Biestable ..
. Entradas
de Excitación
Q
Q
Clk
b)
Clk
Biestable ..
. Entradas
de Excitación
Q Q
c)
Figura 1.3. Simbología de a) biestable asíncrono. b) Latch. c) Flip-flop
El tipo de señal que generalmente es utilizada para habilitar el biestable síncrono, es una señal TTL como la mostrada en la figura 1.4.
Clk
Nivel Alto
Nivel Bajo Flanco de
subida Flanco de
bajada
Figura 1.4. Ejemplo de señal de reloj (Clk)
b) Los biestables también se puede clasificar según el tipo de entradas de excitación que dispone el circuito, es decir se tienen biestables del tipo:
R-S
J-K
T
D
En la figura 1.5 se presenta diferentes simbologías: biestable asíncrono y biestables síncronos.
Biestable S .
R
Q Q
a)
Biestable Q
Q
Clk D
b)
Clk
Biestable ..
. J K
Q Q
c)
Figura 1.5. Simbología de a) biestable asíncrono tipo R-S. b) Latch tipo D. c) Flip-flop tipo J-K
Una forma útil de representar el comportamiento de un biestable es mediante su tabla de la verdad o característica y su tabla de excitación.
La tabla de la verdad ó característica: En ella se expresa el estado futuro Qn+1 que se tendrá a la salida del biestable en función del estado de sus entradas externas (excitación y señal de reloj si el biestable es síncrono) y el estado presente a su salida Q . Para estos n circuitos se debe tener en cuenta que las entradas externas deben cumplir con:
una combinación para realizar SET,
una combinación para realizar RESET,
y una combinación para quedar en la condición de MEMORIA.
Tabla de excitación: En ella se expresa que valores deben tener las entradas externas del biestable para que la salida realice una transición de estado ( SET -> RESET ó RESET -> SET) o se quede en la condición de MEMORIA.
1.3 Biestables asíncrono R-S
Posee dos entradas de excitación R y S, que significan RESET y SET respectivamente. Estas entradas pueden ser activas en alto o en bajo, pero solo debe estar activa una a la vez. En la figura 1.6 se presentan la simbología:
Simbología:
R S
Q
Q a)
R
S Q
Q b)
Figura 1.6. Simbología de biestable asíncrono R-S. a) Entradas de excitación activas en alto. b) Entradas de excitación activas en bajo.
En este tipo de biestable si ambas entradas se encuentran desactivadas el biestable retiene indefinidamente el dato que se encuentra almacenado (MEMORIA).
Si se activa la entrada S y la entrada R se encuentra desactivada el biestable lleva su salida a uno lógico sin importar el dato almacenado, es decir si el dato almacenado es cero lógico lo cambia a un uno lógico y si el dato almacenado es uno lógico lo deja con ese estado, para esta combinación en las entradas se realiza un SET, una vez desactivada la entrada S el biestable queda con la combinación en las entradas para que se quede en MEMORIA.
Si se activa la entrada R y la entrada S se encuentra desactivada el biestable lleva su salida a 0 lógico sin importar el dato almacenado, es decir si el dato almacenado es uno lógico lo cambia a un cero lógico y si el dato almacenado es cero lógico lo deja con ese estado, para esta combinación en las entradas se realiza un RESET, una vez desactivada la entrada R el biestable queda con la combinación en las entradas para que se quede en MEMORIA.
Si ambas entrada R y S se activan al mismo tiempo el biestable lleva su salida a un estado lógico que puede ser cero ó uno, dependiendo si las entradas de excitación del biestable son activas en alto ó en bajo, ente este caso se está realizando un SET y un RESET al mismo tiempo y cuando se desactivan ambas entradas, no se sabe en forma determinante cual será el dato almacenado, si un uno ó un cero lógico, pues dependería de los tiempos de respuesta de las compuertas utilizadas en la implementación, es decir el estado futuro es ambiguo. Partiendo de que el elemento secuencial más sencillo es el biestable elaboramos su tabla característica en función de las entradas externas y el estado presente a la salida (Qn). En la tabla 1.1 se presenta la tabla característica para el biestable RS asíncrono con entradas de excitación activas en alto y en la tabla 1.2 se presenta la tabla característica para el biestable RS asíncrono con entradas de excitación activas en bajo.
R S Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 I
1 1 1 I
}
memoria (ambas entradas desactivadas)}
set (R desactivada, S activa)}
reset (R activa, S desactivada)}
indeterminado ó ambiguo su estado futuro Qn+1+((ambas entradas activas) (Tabla 1.1 Tabla característica de un biestable asíncrono R-S activo en alto
R S Qn Qn+1
0 0 0 I
0 0 1 I
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
}
indeterminado ó ambiguo su estado futuro Qn+1+((ambas entradas activas)}
reset (R activa, S desactivada)}
set (R desactivada, S activa)}
memoria(ambas entradas desactivadas)Tabla 1.2. Tabla característica de un biestable asíncrono R-S activo en bajo.
En la figura 1.7 se ilustra el montaje de un biestable asíncrono R-S activo en alto, donde normalmente las entradas de excitación se encuentran desactivadas (R y S en cero lógico), es decir el biestable mantiene indefinidamente el dato que tiene almacenado, y en el instante que se desee se puede modificar a través de la activación de una de sus entradas de excitación. Los pulsadores utilizados en la figura son normalmente abierto (NA).
Vcc
R
R
Q
Q R
S
Figura 1.7. Montaje de un biestable asíncrono R-S activo en alto. 1.3.1 Implementación del biestable asíncrono R-S activo en alto
Para implementar un biestable R-S con entradas de excitación activas en alto (1 lógico) se deben utilizar compuertas NOR en la configuración que se muestra en la figura 1.8. Se asignaran las variables X, Y a las entradas de excitación para posteriormente deducir cual es la entrada de Reset (R) y cuál es la entrada de Set (S), una vez realizado su estudio.
X
Y
Q
Q
NOR
Figura 1.8. Implementación del biestable asíncrono R-S activo en alto.
Evaluando cada una de las cuatros combinaciones posibles en las entradas del circuito de la figura 1.8 (X, Y) para cada uno de los dos estado lógico posible almacenados (Qn), cero lógico ó uno lógico, se obtiene la tabla 1.3. La salida del circuito al colocarle valores en sus entradas puede pasar por estados transitorios, pero finalmente se estabiliza.
X Y Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Tabla 1.3 .Tabla característica del circuito de la figura 1.7.
Del estudio de la tabla 1.3 se deduce entonces que X viene siendo la entrada R ya que al activarse, el estado futuro va ser cero lógico independiente del estado presente, e Y viene hacer la entrada S ya que al activarse el estado futuro va ser uno lógico independiente del estado presente. El circuito de figura 1.8 nos quedaría entonces de la siguiente forma:
R
S
Q
Q
NOR
R S Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
}memoria (ambas entradas desactivadas)
}set (R desactivada, S activa)
}reset (R activa, S desactivada)
}indeterminado ó ambiguo su estado futuro Qn+1+((ambas entradas activas)
Figura 1.9. Biestable asíncrono R-S con entradas de excitación activas en alto.
Ecuación del estado Futuro
De la tabla 1.3 y y haciendo uso de mapas de Karnaugh, se puede obtener la ecuación para el estado futuro como:
R S
Q 00 01 11 10n 0
1
0 0
1 1 0
1 0
0
) (
) (
) (
1 1 1 1
n n
n n
n n
n n
Q S R Q
Q S R Q
Q S R Q
Q R S R Q
Se puede observar que la ecuación del estado futuro representa el circuito implementado con las compuertas NOR de la figura 1.9.
Tabla de excitación del R-S: valores que deben tener las entradas R y S para obtener el estado futuro deseado, teniendo en cuenta su estado presente. Esta tabla se puede deducir de la tabla característica (Tabla 1.3) sin tomar en cuenta las combinaciones de las entradas que dan el estado de ambigüedad del estado futuro. Es decir para llevar la salida del biestable de un estado presente cero a un estado futuro cero se observa en la tabla de la verdad que puede hacerse colocando R= “0” y S= “0” ó colocando R= “1” y S= “0” ,esto quiere decir que si se desea almacenar un cero lógico no importa el valor que tenga la entrada R(habilitada ó deshabilitada) pero la entrada S tiene que estar en cero es decir deshabilitada , y así para cada uno de las casos. En la tabla 1.4 se ilustra el resultado obtenido.
Qn Qn+1 R S 0 0 X 0 0 1 0 1 1 0 1 0 1 1 0 X
Tabla 1.4 .Tabla de excitación de un biestable asíncrono R-S activo en alto.
Ejemplo 1. En la figura 1.10 se muestra el diagrama de tiempo de las señales aplicadas en la entrada R-S del biestable asíncrono de la figura 1.9, que dan como resultado el diagrama de tiempo mostrado para la salida Q. Se asume que el estado inicial almacenado en el biestable es cero lógico.
S
R
Q
Figura 1.10. Ejemplo 1.
1.3.2 Implementación del biestable asíncrono R-S activo en bajo
Para implementar un biestable R_S activo en bajo se utilizan compuertas NAND en la configuración que se muestra en la figura 1.11 .Se asignaran las variables X, Y a las entradas de excitación para posteriormente deducir cual es la entrada de Reset (R) y cuál es la entrada de set (S), una vez realizado su estudio.
NAND
Q X
Y
Q
Figura 1.11. Implementación de un biestable asíncrono R-S activo en bajo.
Evaluando cada una de las cuatros combinaciones posibles en las entradas del circuito de la figura 1.11 (X, Y) para cada uno de los dos estado lógico posible almacenados (Qn), cero lógico ó uno lógico, se obtiene la tabla 1.5. La salida del circuito al colocarle valores en sus entradas puede pasar por estados transitorios, pero finalmente se estabiliza.
X Y Qn Qn+1
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Tabla 1.5. Tabla característica del circuito de la figura 1.11.
De este estudio de la tabla 1.5 se deduce entonces que X viene siendo la entrada S (Al activarse el estado futuro va ser uno independiente del estado presente) e Y la entrada R (Al activarse el estado futuro va ser uno independiente del estado presente). El circuito de figura 1.11 nos quedaría entonces de la siguiente forma.
NAND
Q S
R
Q
S R Qn Qn+1
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
}indeterminado ó ambiguo su estado futuro Qn+1+((ambas entradas activas)
}set (R desactivada, S activa)
}reset (R activa, S desactivada)
}memoria (ambas entradas desactivadas)
Figura 1.12. Biestable asíncrono R-S con entradas de excitación activas en bajo
Ecuación del estado futuro.
De la tabla 1.5 y haciendo uso de mapas de Karnaugh, se puede obtener la ecuación para el estado futuro como:
SR
Qn 00 01 11 10 0
1
1 0
1 1 0
1 0
1
1
1
1
( .)
n n
n n
n n
Q S RQ
Q S RQ
Q S RQ
Se puede observar que la ecuación del estado futuro representa el circuito implementado con las compuertas NAND.
Tabla de excitación (Seguir los pasos de la sección 1.3.1)
Qn Qn+1 S R 0 0 1 X 0 1 0 1 1 0 1 0 1 1 X 1
Tabla 1.6. Tabla de excitación de un biestable asíncrono R-S activo en bajo. 1.3.3 Circuito integrado comercial
74XX279: 4 biestables asíncronos del tipo RS con entradas de excitación activas en bajo.
Ejemplo 2
Los biestables R-S asíncronos se pueden utilizar como un circuito eliminador de los rebote de contacto de un interruptor mecánico.
Se puede observar en la figura 1.13 que al llevar el interruptor de la posición 2 a la posición 1 a la salida (Vsal) se tiene una señal con transiciones de voltaje entre 0 y 1 lógico y esto es debido al rebote del interruptor antes de llegar a su condición de reposo sobre el contacto 1. El tiempo que permanece este rebote es pequeño, en el orden de los milisegundos, pero serian inaceptable en muchas aplicaciones.
2 R 1 +5V
Vsal 1 0
Rebote
Interruptor a la posición 1
Interruptor en reposo en la posición 1
Figura 1.13. Ejemplo 2.
Solución:
Al colocar un biestable R-S en la configuración que se presenta en la figura 1.14, se tendrá a la salida (Vsal) una señal limpia libre de oscilaciones. Al llevar el interruptor a la posición 1, el biestable almacenara 1 lógico. A pesar de que existe un rebote en la entrada S (conmutando entre 0 y 1 lógico) el dato almacenado no cambia durante estas oscilaciones, sigue en 1 lógico, pues al despegarse el interruptor del contacto 1, las entradas de excitación del biestable se encontraran en la condición de memoria y por lo tanto la salida permanece con el valor anterior.
+5V
Vsal
R R
S
R
Q
1
0
Interruptor a la posición 1 1
2
Rebote Entrada S
Figura 1.14. Circuito antirrobote basado en un biestable asíncrono R-S.
