MODELOS MATEM ´ATICOS Y SIMULACI ´ON
SESI ´ON 11
Sistemas Digitales - Parte 2: Sistemas Secuenciales
MODELOS MATEM ´ATICOS Y SIMULACI ´ON
Redes Secuenciales de Conmutadores
Se requiere de las redes secuenciales cuando los datos deben ser almacenados para ser utilizados posteriormente.
En lo que sigue se discute c´omo los datos pueden ser almacenados en cerrojos (latches) y flip-flops y se discute el rol de los relojes en la sincronizaci´on de los elementos de la red, lo cual potencia la confiabilidad de la red.
Tambi´en se revisan los pasos principales para el dise˜no de una m´aquina de estado finito y se ilustra tal procedimiento por medio de la construcci´on de un contador de tres bits.
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Ejemplo 23 (Cerrojos L–S y J–K) En t´erminos simples, una red secuencial
con-siste de una parte de memoria que almacena datos pasados y una parte com-binacional por medio de la cual nuevas salidas son generadas a partir de de los datos almacenados y de las entradas actuales.
Los elementos b´asicos de memoria de un sistema digital son construidos por me-dio de interconexiones retroalimentadas entre un n´umero peque˜no de compuer-tas.
Los dispositivos de memoria m´as primitivos son los cerrojos (latches), que son circuitos que se cierran (“latch”) en un bit (0 o 1) y lo recuerdan. Como un ejemplo se considera el cerrojo L–S que se obtiene por medio del acoplamiento retroali-mentado de dos compuertas NOR.
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Se sigue inmediatamente de la definici´on que una compuerta NOR act´ua como un inversor si una de las entradas se lleva a 0. Si una de las entradas se lleva a 1 su salida es siempre igual a 0. Considerando ahora las compuertas NOR acopladas de manera cruzada:
Se requiere que las salidas de las dos compuertas NOR tengan valores comple-mentarios Q y Q, respectivamente. Se dice que la salida Q de la compuerta m´as abajo es el estado del cerrojo. Si Q = 1 se dice que est´a en el estado set y si Q = 0 se dice que est´a en el estado reset.
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Si se llevan las dos entradas R y S a cero, entonces cada una de las compuertas NOR invierte la se˜nal recibida de la otra compuerta. En consecuencia los valores de salida y del estado permanecen sin cambiar (esto es son almacenados), tanto como las dos entradas se mantengan en 0.
Si R = 0 y S = 1 entonces el estado (la salida de la compuerta NOR m´as baja) es llevada a 1 (mientras que la salida de la compuerta m´as arriba es llevada a 0). Si R = 1 y S = 0 entonces Q es reseteada a 0. Debido a lo anterior S es llamada la entrada set y R la entrada reset.
¿Qu´e pasa si las dos entradas se llevan a cero?
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En el caso en el que las dos entradas se llevan a cero ambas salidas de las com-puertas NOR tomar´ıan necesariamente el valor 0, por lo que violar´ıa la suposici´on de complementariedad.
Adem´as, si despu´es ambas salidas son cambiadas de manera simult´anea de 1 a 0 en el tiempo t los valores del estado (siguiente) y de la salida Q(t +t) ser´ıa impredecible.
Si la compuerta de m´as arriba conmuta primero, su salida Q conmutar´ıa a 1 por lo que el pr´oximo estado se llevar´ıa a Q(t +t) = 0.
Si la compuerta de m´as abajo conmuta primero, entonces su salida comutar´ıa a Q(t +t) = 1 y en consecuencia Q se ir´ıa a 0.
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En consecuencia:
El estado pr´oximo Q(t +t) del cerrojo depender´ıa de cu´al compuerta es m´as r´api-da. tal situaci´on se denomina condici´on de carrera (race condition, en ingl´es).
Este fen´omeno desagradable se excluye si las dos compuertas nunca tienen el mismo valor y si no se permite (u1,u2) = (1,1).
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Para pares admisibles el comportamiento del cerrojo R–S est´as descrito por el
ma-peo de salida (y1,y2) = (x,1 x) y el mapeo de estado pr´oximo x(t +t) = (1 x(t))u1(t)+ x(t)(1 u2(t)), que dan lugar a la tabla siguiente:
u1 u2 x(t) x(t +t) Comentario 0 0 0 0 HOLD 0 0 1 1 1 0 0 1 SET 1 0 1 1 0 1 0 0 RESET 0 1 1 0 1 1 0 ? NO PERMITIDO 1 1 1 ?
En las expresiones precedentes t es el retardo en la propagaci´on del cerrojo R–S, esto es el tiempo que tarda el nuevo estado estacionario (salida) en ser alcanzado en respuesta a un cambio en las entradas.
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Para evitar la posibilidad de salidas indeseables el cerrojo R–S puede conectarse con dos compuertas AND adicionales como se muestra en la figura siguiente:
Al retroalimentar las salidas de la manera descrita se garantiza que las entradas R y S (u1 y u2) del cerrojo R–S nunca est´en simult´aneamente en 1. El circuito resultante es denominado cerrojo J–K y se representa por medio del diagrama que se muestra precedentemente.
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De manera adicional a evitar la combinaci´on de entradas (R,S) = (1,1) en el cerrojo R–S interno la configuraci´on presenta una propiedad nueva, basculeo. Si J = K = 1 entonces el estado actual Q(t) = 0 bascular´a a Q(t +t) = 1 y el estado actual Q(t) = 1 bascular´a a Q(t +t) = 0.
De esta manera todas las combinaciones de entrada llevan funciones utiles del cerrojo J–K: HOLD, RESET, SET y BASCULEO (toggle), como se muestra en la tabla siguiente: u1 u2 x(t) x(t +t) Comentario 0 0 0 0 HOLD 0 0 1 1 1 0 0 1 SET 1 0 1 1 0 1 0 0 RESET 0 1 1 0 1 1 0 1 BASCULEO 1 1 1 0 JCMG - 2013 381
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El comportamiento del cerrojo J–K est´a descrito por la funci´on de salida (y1,y2) = (x,1 x) y la la ecuaci´on del pr´oximo estado est´a dada por:
x(t +t) = (1 x(t))u1(t) + x(t)(1 u2(t)), x 2 Z2, u 2 Z22.
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Como puede verse, la ecuaci´on precedente no debe ser comprendida en tiempo discreto. Tanto el cerrojo R–S como el cerrojo J–K son as´ıncronos, esto es podr´ıan cambiar su estado y sus salidas en cualquier tiempo en respuesta a cambios en sus entradas.
Lo anterior lleva a un problema que se vuelve evidente cuando estos elementos de memoria se llevan a cabo por medio de un circuito.
NOTA 83 Para que un circuito as´ıncrono trabaje propiamente las entradas
deben ser (aproximadamente) constantes por un tiempo suficientemente largo para permitir que el circuito alcance el pr´oximo estado estacionario correspondiente.
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La raz´on de lo anterior es que si la dos entradas u1(t) = u2(t) = 1 por un intervalo de tiempo m´as largo que el retardo de propagaci´on a trav´es del cerrojo, las salidas bascular´an un n´umero desconocido de veces, determinado por la longitud del intervalo y el retardo de tiempo con el cual viaja un cambio en la se˜nal de salida, v´ıa el lazo retroalimentado, a trav´es del circuito de regreso a la salida.
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El fen´omeno de “salidas oscilantes” causado por entradas id´enticas u1(t) = u2(t) = 1 se ilustra en el siguiente diagrama de tiempo:
Por lo tanto: anunque se permiten todas las entradas para el cerrojo J–K, el pro-blema de las entradas prohibidas reaparece de una manera diferente cuando el elemento de memoria se realiza por medio de un circuito. La Combinaci´on de en-tradas u1(t) = u2(t) = 1 causa que el cerrojo produzca salidas oscilantes en tiempo continuo.
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Sincronizaci ´on - el rol del reloj - eliminaci ´on del basculeo
En el ejemplo relativo al inversor se vi´o que se puede lograr confiabilidad elevada pese a la presencia de se˜nales de degradaci´on y de ruido en la red si los elemen-tos de esta producen se˜nales con s´olo un n´umero finito de valores estacionarios de estado y de salida (a lo cual se le denomina cuantizaci´on de los valores de se˜nal).
Para que ´unicamente estos valores (representando a 0 y a 1) determinen el com-portamiento de la red, y que los valores de transici´on no tengan ning´un efecto, se debe discretizar tambi´en el tiempo (“cuantizaci´on del tiempo”).
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Lo anterior se logra sincronizando el funcionamiento de los elementos de la red.
NOTA 84 Una se˜nal peri´odica (reloj) se distribuye a trav´es del circuito para
asegurar que todos los elementos de memoria cambien su estado y su salida en aproximadamente el mismo instante.
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El reloj genera usualmente un tren de de pulsos de onda cuadrada. Al agregar, por ejemplo, la se˜nal del reloj a las entradas del cerrojo J–K, como se muestra en la figura siguiente, la salida y el estado de este cerrojo ser´a actualizada ´unicamente si el reloj toma su valor m´as elevado.
Cuando el reloj es bajo se desabilitan las compuertas AND de direcci´on y en con-secuencia la salida del cerrojo permanece sin cambios para las entradas de datos J y K. Tal m´etodo de sincronizaci´on es denominado disparo por nivel y los disposi-tivos de almacenamiento por disparo de nivel son llamados cerrojos temporizados.
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Si las entradas de los elementos de la red no cambian durante el tiempo en que el reloj est´a elevado, y los valores estacionarios correspondientes del estado y de la salida se alcanzaron ´unicamente dentro de un ciclo de reloj, la red disparada por nivel se comporta aproximadamente como un sistema digital.
Sin embargo, el disparo por nivel no siempre puede manejar entradas asincronas, esto es entradas que cambian cuando el reloj est´a en alto. Esto podr´ıa llevar a problemas de carrera y a salidas impredecibles.
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Los flip-flops y sus mecanismos de disparo
NOTA 85 Los flip-flops se diferencian de los cerrojos en que sus salidas
cambian ´unicamente con respecto al reloj, mientras que los cerrojos tem-porizados cambian ´unicamente si sus entradas cambian ( el reloj est´a en valor elevado).
Los flip-flops disparados por orilla responden a un elevamiento o ca´ıda de la orilla de la se˜nal del reloj.
Esto ocurre en un tiempo muy corto, lo cual evita los problemas de carrera y de oscilaci´on.
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Un flip-flop disparado por orilla positiva (negativa) muestrea sus entradas sobre la transici´on bajo-a-alto (respectivamente alto-a-bajo) del reloj.
Despu´es de un retardo de propagaci´on corto se produce en el flip-flop el estado pr´oximo correspondiente a la entrada y el estado actuales.
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Despu´es de esto la entrada podr´ıa cambiar, pero el flip-flop no responder´a hasta que no se presente la pr´oxima entrada del reloj. Esto en constraste con el com-portamiento del cerrojo temporizado se ilustra en la figura siguiente:
Las salidas son diferentes si la entrada cambia cuando el reloj est´a en alto. Esta diferencia se nota particularmente en el intervalo de tiempo que se encuentra entre 5 y 6, donde el cerrojo temporizado responde disminuyendo su entrada, pero la salida del flip-flop permanece en 1.
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Para la operaci´on confiable de los flip-flops las entradas deben de ser “estables” (aproximadamente constantes) por un intervalo de tiempo desde el tiempo de montaje antes a un tiempo de agarre despu´es del evento de cambio en el reloj, como se ve en la figura siguiente:
La operaci´on adecuada del circuito requiere que el valor en estado estacionario cambie s´olo una vez por cada ciclo de reloj.
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NOTA 86 Para garantizar que el estado pr´oximo correcto sea alcanzado,
pese a retardos variantes de propagaci´on de la se˜nal de salida, los per´ıodos del reloj deben ser m´as largos que el peor caso en el retardo de propaga-ci´on a trav´es de la red combinacional. Si se dise˜na una red de manera tal que esta restricci´on se respete, el circuito resultante se comporta como una m´aquina discreta de estado finito. Una metodolog´ıa cuidadosa del manejo del tiempo es fundamental en el dise˜no confiable de redes secuenciales.
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Cabe mencionar que pueden crearse diferentes tipos de flip-flops por medio de la interconexi´on de cerrojos, esto es por medio de la interconexi´on de compuertas acopladas por retroalimentaci´on.
Por ejemplo, un flip-flop J–K disparado por orilla, que es uno de los flip-flops m´as versatiles y confiables, puede construirse a partir de 8 o 10 compuertas utilizando interconexiones confiables y acoplamientos retroalimentados.
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Los flip-flops se representan por medio de diagramas de bloque con un tri´angulo en frente de la entrada de reloj, como se muestra en la figura siguiente:
Para ilustrar c´omo los elementos de memoria mostrados precedentemente son uti-lizados para construir una red secuencial se concluir´a esta secci´on con un ejemplo de dise˜no de una m´aquina de estado finito.
Los pasos principales del preoceso de dise˜no se listan a continuaci´on.
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1. REPRESENTACION ABSTRACTA DE LA M´ AQUINA´ . Identificar las entradas,
sali-das, e introducir estados internos de la m´aquina que permitan una descripci´on f´acil del comportamiento entrada-salida deseado.
Dibujar un diagrama, esto es un grafo cuyos vertices representen los estados y arcos dirigidos que representen las transiciones posibles de un estado al siguiente bajo la influencia de las entradas disponibles.
Adicionalmente, se puede establecer una tabla del estado pr´oximo. Describir las salidas asociadas con combinaciones dadas de la entrada y del estado.
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2. MINIMIZACION DEL ESTADO´ . Algunas veces el primer paso resulta en una
des-cripci´on que tiene algunos estados redundantes.
Estos pueden ser eliminados sin afectar el comportamiento entrada-salida de la m´aquina de estado finito.
La reducci´on de los estados redundantes usualmente reduce el n´umero de compuertas l´ogicas y de flip-flops necesarios para la realizaci´on de la m´aqui-na de estado-finito.
NOTA 87 Existen procedimientos formales y algoritmos computacionales
para la minimizaci´on del estado.
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3. ELECCION DE´ FLIP-FLOPS para la implementaci´on del estado.
4. IMPLEMENTACION DE LA M´ AQUINA DE ESTADO FINITO´ . Realizar los mapeos
del estado pr´oximo y de salida por medio de una red secuencial que conecta entradas, estados y salidas.
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Ejemplo 24 (Contador de tres bits) En lo que sigue se construye un contador
s´ıncrono m´odulo-8 manejado por un reloj. Siguiendo el procedimiento indicado precedentemente, se empieza con la descripci´on abstracta del sistema (Paso 1). El reloj es la ´unica entrada del contador.
Hay tres canales binarios de salida correspondiendo a los tres bits Q1, Q2, Q3 que son necesarios para representar los n´umeros 0,...,7 en el sistema di´adico.
Se introducen 8 estados diferentes del contador correspondientes a las 8 combi-naciones de salida diferentes y se codifican los estados por la combinaci´on de salida que ellos generan.
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A cada ciclo del reloj el contador avanza sucesivamente sus ocho estados en el ciclo siguiente:
000 ! 001 ! 010 ! 011 ! 100 ! 101 ! 110 ! 111 ! 000. En este caso simple se puede omitir la tabla de transici´on del estado. Para almacenar los tres bits Q1, Q2, Q3 se necesitan tres flip-flops.
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Del grafo de transici´on del estado se puede ver que el digito Q1 bascula a cada ciclo del reloj, el digito Q2 bascula cada segundo ciclo y el digito Q3 bascula a cada cuarto ciclo.
Esto sugiere que un flip-flop basculante (flip-flop T) podr´ıa ser m´as conveniente para la realizaci´on del contador.
El flip-flop T tiene una entrada simple que ocasiona que el estado permanezca sin cambiar si la entrada es cero y es complementada cuando la entrada no es cero (u = 1).
Un flip-flop basculante puede construirse a partir de un flip-flop J–K uniendo sus dos entradas, como se mostr´o en la figura precedente.
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Si la entrada es 0, tanto J como K son iguales a 0 y el flip-flop mantiene su estado; si la entrada es 1 y el flip-flop complementa su estado.
La transici´on del estado del flip-flop T disparado por orilla positiva tiene lugar al subir la orilla de l se˜nal del reloj despu´es de que se fija la entrada de basculeo (u = 1).
En el paso final se expresa cada bit del pr´oximo estado x(t + 1) = Q+
3 Q+2 Q+1 como
una funci´on l´ogica combinacional de los bits de estado actuales y de la se˜nal del reloj.
En este caso simple la l´ogica combinacional para cada uno de los tres flip-flops puede ser determinada f´acilmente examinando el grafo de transici´on de estado.
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El flip-flop que almacena Q1 bascula en cada pulso del reloj, el flip-flop Q2 bascula en un el pulso del reloj siempre y cuando Q1 = 1 y el flip-flop Q3 bascula en cada pulso de reloj siempre que Q1 y Q2 est´en en 1. Esto lleva al circuito que se muestra en la figura siguiente:
