Segunda a décima ejecución del bucle exterior:

Como se ha visto anteriormente, el bucle exterior comienza referenciando las particiones 000 y 001 correspondientes a la etiqueta 000000. Estas particiones han sido reemplazadas por las correspondientes a la etiqueta 000001. Se producen por tanto dos fallos y se reemplazan las particiones.

El bucle sigue referenciando las particiones 010 a 111 (etiqueta 000000), que como se comprueba en la Figura 2000-1-3 se encuentran en la caché. Estas particiones no producen fallos.

El bucle termina referenciando las particiones 000 y 001 con etiqueta 000001, pero éstas han sido sustituídas al comienzo del bucle por las correspondientes a la etiqueta 000000. Se producen, por tanto, otros dos fallos, y se reemplazan las particiones.

La segunda ejecución del bucle ha terminado con cuatro fallos y el contenido de la caché es el mismo que había al comenzar, es decir, el mostrado en la Figura 2000-1-3.

Cada subsiguiente ejecución del bloque exterior producirá otros cuatro fallos y dejará la caché con el mismo contenido que había al comenzar. En total, en las nueve ejecuciónes se producirán 9

×

4 = 36 fallos, y el contenido de la caché al finaliar será el mostrado en la Figura 2000-1-3.

4) Direcciones 1201-1500:

La salida del bucle exterior hace que se referencien las particiones 1, 2 y 3 correspondientes a la etiqueta Partición Etiqueta 000 000001 001 000001 010 000000 011 000000 100 000000 101 000000 110 000000 111 000000

Cómputo del número total de fallos:

El número total de fallos es 10 + 36 + 2 = 48.

d)

Para calcular el tiempo total que se tarda en ejecutar el programa con la memoria caché hay que contabilizar el número total de accesos que se realizan a memoria principal y a memoria caché.

Según el enunciado, cada vez que se produce un fallo se trae el bloque completo de la memoria principal (128 palabras) y luego se lee el dato que ha producido dicho fallo. Por ello, tanto si se produce un acierto como un fallo el dato se envía a la UCP desde la memoria caché. Luego el número de accesos a la memoria caché será igual al número total de instrucciones que se ejecutan en el programa: 26.336.

Los accesos a memoria principal sólo se producen cuando hay un fallo en la caché, y cada fallo origina la lectura de un bloque completo. Luego el número total de accesos a la memoria principal es (Número de fallos en caché)

×

(Tamaño de un bloque) = 48

×

128 = 6.144.

El tiempo total de ejecución del programa es la suma de los tiempos de acceso a la memoria principal y a la memoria caché:

T_C = 26.336

×

τ + 6.144

×

10τ = 87.776τ.

Aunque no lo solicita el enunciado del problema, a modo de curiosidad se puede calcular la tasa de acierto y la razón entre las velocidades de ejecución con y sin caché:

H = (Nº aciertos) / (Nº total accesos) = (Nº total accesos - Nº fallos) / (Nº total accesos) = 26.288 / 26.336 = 99,8%.

T_C / T_P = 33,3%.

Obsérvese que a pesar de la alta tasa de acierto y de que la caché es 10 veces más rápida que la memoria principla la velocidad sólo mejora en un factor 3, debido a la carga que supone mover bloques completos desde la memoria principal a la memoria caché.

&XHVWLRQHV WHyULFRSUiFWLFDV Test 2ª semana de Junio de 2000

1.- Un sistema jerárquico de memoria tiene una memoria caché de 256 palabras, dividida en particiones de 8

palabras y con un tiempo de acceso de 10 nseg, y una memoria principal de 1024 Kpalabras con un tiempo de acceso de 100 nseg. Cuando se produce un fallo, primero se mueve el bloque completo a la memoria caché y después se lee el dato desde la caché. Si la tasa de acierto de la caché es del 90%, ¿cuál es el tiempo de acceso medio de este sistema?

A) 20 nseg B) 19 nseg C) 90 nseg D) Ninguna de las anteriores

2.- Un computador con 13 líneas de direcciones tiene una memoria de 3×211 palabras y utiliza entrada/salida localizada en memoria. ¿Cuál es el número máximo de periféricos que pueden conectarse, suponiendo que cada uno de ellos utiliza 16 direcciones?

A 211. B) 27 C) 2. D) Ninguna de las anteriores.

3.- El siguiente diagrama representa una memoria asociativa y su contenido. A la vista de los valores de los

registros argumento, máscara, etiqueta y marca, y del contenido de la memoria, en una operación de escritura en esta memoria, ¿en qué palabra se escribiría el nuevo dato?

1 0 0 1 1 0 1 0 ARGUMENTO

1 0 0 1 0 1 0 1 MÁSCARA

1 1 1 0 1 1 1 1 1 Palabra 0 0

1 1 1 0 1 1 0 1 0 Palabra 1 1

ETIQUETA 1 1 0 0 1 0 0 0 0 Palabra 2 1 MARCA

0 1 0 1 0 0 1 1 0 Palabra 3 0

4.- Se desea diseñar un circuito comparador de dos números de tres bits y cuatro bits, respectivamente (x₂x₁x₀ e y₃y₂y₁y₀), que tenga 2 salidas M (x>y) e I (x=y).

I. Con una memoria ROM de 27 palabras con 5 bits por palabra se podría construir. II. Con una memoria ROM de 210 palabras con 5 bits por palabra se podría construir. A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

5.- Un computador dispone de un canal multiplexor que controla 5 unidades de disco y 10 unidades de cinta. Las

unidades de disco tienen una velocidad de transferencia de 106 bytes/seg., y las de cinta de 2×105 bytes/seg. Si para la transferencia de un byte del canal multiplexor a memoria principal se utiliza el bus del sistema durante 200 nseg. ¿Cuál es la velocidad máxima de transferencia agregada a este sistema?

A) A7 × 106 bytes/seg B) 5 × 106 bytes/seg C) 106 bytes/seg D) Ninguna de las anteriores

6.- Un computador tiene una unidad de memoria de 4096 palabras y una memoria caché de 64 palabras. La

memoria caché utiliza correspondencia directa, con un tamaño de partición de 16 palabras. Suponer que inicialmente la memoria caché está vacía y que se leen sucesivamente las direcciones de memoria principal 000000010000, 000100010100, 000001001000 y 000001111000. Indicar si al finalizar estas cuatro operaciones de lectura las afirmaciones siguientes son ciertas:

I. La palabra de dirección 000001111000 se encuentra almacenada en el conjunto 0 de la caché. II. El conjunto 1 de la caché tiene asociada la etiqueta 000000.

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

7.- Un computador de von Neumann tiene una longitud de palabra de 16 bits. Sus instrucciones máquina ocupan

una longitud de 16 ó 32 bits (1 ó 2 palabras). En ambos casos, el código de operación de las instrucciones máquina ocupa un campo de 7 bits. Indique si las siguientes afirmaciones son verdaderas:

I. La memoria principal deberá estar dividida en dos bancos distintos: uno para datos y otro para instrucciones.

II. Este computador tendrá, como máximo, 27-1 señales de control diferentes. A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

8.- Se considera un procesador que dispone de 12 líneas de direcciones A₁₁-A₀. Para la construcción de su unidad de memoria se dispone de módulos de 1K palabras, utilizándose las líneas más significativas (A₁₁-A₁₀) para la selección de cada módulo. En el mapa de memoria, la dirección base (primera dirección de cada módulo) en notación hexadecimal de los sucesivos bloques de memoria es:

6ROXFLyQ

1.- El tiempo medio de acceso viene dado por la expresión:

t_A = H

×

(tiempo de acceso en caso de acierto) + (1-H)

×

(tiempo de acceso en caso de fallo) donde H es la tasa de acierto.

Cuando se produce un fallo, según el enunciado, hay que mover un bloque de 8 palabras desde la memoria principal a la memoria caché y, posteriormente, leer el dato desde la memoria caché. Por tanto, el tiempo de acceso

Luego el tiempo de acceso medio de este sistema es:

t_A = 0.9

×

10 nseg + 0.1

×

810 nseg = 9 nseg + 81 nseg = 90nseg. Respuesta correcta: C (90 nseg).

Nota aclaratoria: La expresión que figura en la página 55 de la segunda edición del texto básico de teoría, o en la

página 70 de la primera edición de dicho texto, t_A = t_A1 + t_A2 - Tt_A2/100, no es aplicable directamente, ya que sólo considera el movimiento de una palabra en caso de fallo, pero no de un bloque de palabras.

2.- Con las 13 líneas de direcciones este computador puede seleccionar 213 direcciones de memoria distintas. Pero como la memoria ya ocupa 3×211 de estas direcciones, quedan libres 213- 3×211= 211 direcciones para utilizar como E/S. A pesar de no disponer de calculadora en el examen, esta resta se hace de forma muy sencilla:

213 - 3 × 211 = 22 × 211 - 3 × 211 = 4 × 211 - 3 × 211 = (4 - 3) × 211 = 211

Como cada periférico utiliza 16 (24) de estas direcciones, es posible conectar un máximo de 211/24 = 27 periféricos.

Respuesta correcta: B (27).

3.- El nuevo dato se escribirá en la primera palabra que tenga su bit de etiqueta a 0. En este caso en la palabra 3.

Respuesta correcta: D (Ninguna de las anteriores).

4.- El comparador pedido tiene 7 bits de entrada, 3 para x₂x₁x₀ más 4 para y₃y₂y₁y₀, y 2 bits de salida, M e I. Por tanto necesitamos una memoria ROM que tenga una capacidad mínima de 27 palabras × 2 bits por palabra.

El tamaño de la memoria ROM propuesta en la afirmación I, 27 palabras con 5 bits por palabra, tiene el número de palabras necesario y una longitud de palabra superior, por lo que se podría construir con esta ROM el circuito comparador pedido.

El tamaño de la memoria ROM propuesta en la afirmación II, 210 palabras con 5 bits por palabra, supera el tamaño de memoria necesario tanto en número de palabras como el la longitud de cada palabra, por lo que se podría construir con esta ROM el circuito comparador pedido.

Respuesta correcta: A (I: sí; II: sí).

5.- La máxima velocidad de transferencia del canal multiplexor es la suma de las velocidades máximas de todos

los dispositivos que están conectados a él: (5

×

106 + 10

×

2

×

105)bytes/seg. = 7

×

106 bytes/seg. En principio puede parecer que la pregunta ya está contestada, pero no es así. Además debemos comprobar si el bus del sistema tiene ancho de banda suficiente para soportar estas velocidades de transferencia.

Como en transmitir cada byte por el bus del sistema se emplean 200 nseg., en transferir los 7

×

106 bytes que es capaz de proporcionar el canal multiplexor en un segundo, el bus necesitaría (7

×

106 bytes)

×

(200

×

10-9 seg/byte) = 1.4 segundos, es decir, el bus no es capaz de absorber toda la información que el canal multiplexor es capaz de enviar. Por tanto, la máxima velocidad de transferencia vendrá limitada por la velocidad del propio bus, que es de 1/(200

×

10-9seg/byte) = (1/2)

×

107bytes/seg = 5

×

106bytes/seg.

Respuesta correcta: B (5

×

106bytes/seg).

6.- Esta pregunta se puede contestar directamente sin tener que hacer cálculo alguno ya que cuando se utiliza

correspondencia directa, el término conjunto no tiene sentido. Por tanto, las dos afirmaciones, I y II, son falsas. De todas formas, y como ejercicio complementario, veamos cuál es la situación de la caché cuando se leen las

La caché tiene en total 64 palabras y un tamaño de partición de 16 palabras. El número total de particiones es: (64 palabras) / (16 palabras/partición) = 4 particiones. Según estos datos una dirección de memoria principal se descompone como etiqueta(6) + partición(2) + palabra(4). De este modo la caché se va llenando de la siguiente forma cuando se leen sucesivamente las direcciones de memoria principal 000000010000, 000000010000, 000001001000 y 000001111000:

Dirección 000000-01-0000: Partición 01, etiqueta 00000 Dirección 000000-01-0000: Partición 01, etiqueta 00000 Dirección 000001-00-1000: Partición 00, etiqueta 000001 Dirección 000001-11-1000: Partición 11, etiqueta 000001

A la dirección de memoria principal propuesta en la afirmación I, 000001-11-1000 le corresponde la partición 11. Esta partición tiene la etiqueta 000001 que es el mismo valor que tiene el campo etiqueta de la dirección propuesta. Por tanto, la dirección propuesta en la afirmación I, 000001-11-1000, se encuentra ya almacenada en la partición 11 de la memoria caché.

Respuesta correcta: D (I: No; II: no).

7.- Una de las características de la arquitectura de von Neumann es precisamente el tener un único espacio de

memoria utilizado tanto para almacenar datos como para almacenar instrucciones. La afirmación I es falsa. Cuando se habla de instrucciones máquina no tiene sentido hablar de señales de control, sino de códigos de operación, formato de instrucciones, etc. Sin embargo, si nos referimos a microinstrucciones, sí tiene sentido. La afirmación II es falsa.

Respuesta correcta: D (I: No; II: no).

8.- La dirección base de un módulo es la dirección de memoria principal que hay que emplear para acceder a la

primera posición de dicho módulo. En este caso concreto las sucesivas direcciones base de cada módulo las generaremos con valores sucesivos de los bits A₁₁A₁₀, que son los empleados para seleccionar cada módulo, y el resto de los bits de la dirección, A₉..A₀, con el valor cero. En la tabla siguiente se muestra el resultado.

Respuesta correcta: C (000 - 400 - 800 - C00).

&XHVWLRQHV WHyULFRSUiFWLFDV 

Dirección base en binario A11A10A9A8A7A6A5A4A3A2A1A0

Dir. base en hexadecimal

Módulo 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Módulo 1 0 1 0 0 0 0 0 0 0 0 0 0 4 0 0

Módulo 2 1 0 0 0 0 0 0 0 0 0 0 0 8 0 0

Cuando la UCP dispone en exclusiva del bus las instrucciones emplean, en promedio, 4 ciclos de reloj en ser ejecutadas, pero en uno de ellos no hace uso del bus. El controlador de DMA tarda un ciclo de reloj en transmitir una palabra. Explicar razonadamente qué reducción en la velocidad de la UCP supone la transferencia de DMA.

2.- Explicar el resultado de la pregunta 1 del test. 3.- Explicar el resultado de la pregunta 2 del test.

6ROXFLyQ

1.- La utilización de esta técnica no supone ninguna reducción en la velocidad de la UCP ya que el controlador de

DMA hace uso del bus únicamente cuando la UCP no lo necesita utilizar.

2.- Esta pregunta ya ha sido contestada a la hora de resolver el test. 3.- Esta pregunta ya ha sido contestada a la hora de resolver el test.

3UREOHPD 2ª semana de Junio de 2000

Se desea realizar una Unidad Aritmético Lógica (UAL) como la mostrada en la figura, con dos entradas de datos X (x₁x₀) e Y (y₁y₀), una entrada de control C (c₁c₀) y una salida de datos R (r₃r₂r₁r₀). El funcionamiento de la UAL viene descrito por la siguiente tabla:

Figura 2000-2-1: Módulo UAL

Señal de control Operación

c₁c₀ = 0 0: suma R = X + Y c₁c₀ = 0 1: producto R = X * Y c₁c₀ = 1 0: comparación Si X > Y entonces R = 1 0 0 0 Si X = Y entonces R = 0 1 0 0 Si X < Y entonces R = 0 0 1 0 c₁c₀ = 1 1: sacar , R = , (r₃ = , r₂ = , r₁ = , r₀ = )

Tabla 2000-2-1: Tabla de funcionamiento de la UAL

X Y X Y x₁ x₀ y₁ y₀

2

2

2 x1x0 y1y0

r

3

r

2

r

1

r

0

UAL

c

1

c

0

a) (1 punto) Diseñar un comparador de números de dos bits utilizando únicamente comparadores de números de un bit y puertas lógicas.

b) (2 puntos) Diseñar un sumador/multiplicador de dos números de 2 bits utilizando únicamente un módulo de memoria ROM. ¿Cuál es el tamaño necesario para este módulo de memoria ROM? Indique claramente el significado de cada una de sus entradas y cada una de sus salidas. Escriba todo el contenido de la memoria ROM en forma de tabla.

c) (1 punto) Utilizando únicamente los módulos diseñados en los apartados anteriores, los módulos combinacionales necesarios y puertas lógicas, diseñe la UAL pedida.

6ROXFLyQ

a)

Para comparar X e Y es necesario comparar cada bit de uno de ellos con el bit de igual peso del otro. Para hacer estas comparaciones utilizamos los comparadores de 1 bit propuestos. Si el resultado de la comparación de x_i e y_i es: M_i, I_i y m_i, se cumple que:

M_i =1 si x_i > y_i I_i =1 si x_i = y_i m_i =1 si x_i < y_i

A partir de M_i, I_i y m_i se generan las salidas M, I y m del comparador de 2 bits mediante las siguientes funciones booleanas:

M = M₁ + I₁ M₀ I = I₁ I₀ m = m₁ + I₁ m₀

La explicación de estas expresiones es inmediata:

x > y

si (x₁ > y₁) o ((x₁= y₁) y (x₀ > y₀))

x = y

si (x₁ = y₁) y (x₀= y₀)

x < y

si (x₁ < y₁) o ((x₁= y₁) y (x₀ < y₀))

La Figura 2000-2-2 muestra el circuito lógico pedido en este apartado obtenido a partir de las expresiones anteriores.

Figura 2000-2-2: Circuito lógico de un comparador de dos números de 2bits

b)

Para calcular el tamaño de la memoria ROM necesaria hay que saber el número entradas y salidas del circuito.

‡ Entradas. Este circuito tiene 5 entradas: 2 para la entrada de datos X (x1x0), 2 para la entrada de datos Y (y₁y₀) y una entrada de control (c) para la selección de la operación a realizar por el circuito. Esta última entrada de control va a tener el siguiente significado:

‡ c = 0: Suma ‡ c = 1: Producto

‡ Salidas: Este circuito tiene 4 salidas. El resultado de la suma de dos números de dos bits tiene tan sólo

3 bits pero, para el resultado del producto de dos números de dos bits se requieren 4 bits. Como el circuito a diseñar tiene que poder hacer ambas operaciones, su salida ha de tener, necesariamente, 4 bits. Por tanto, el tamaño de la memoria ROM necesario para implementar el sumador es de: 25 palabras

×

4 bits/palabra. El significado de cada una de sus entradas y salidas se muestra claramente en la Figura 2000-2-3. Finalmente, en la Tabla 2000-2-2 se muestra el contenido que debería tener la memoria ROM.

x₁ y₁

x>y x=y x<y M₁ I₁ m₁

x₀ y₀

x>y x=y x<y M₀ I₀ m₀ • • • • • • • • • • • • • • I M _m Comparador M I m y1 y0 x1 x0

Figura 2000-2-3: Sumador/Multiplicador diseñado con memoria ROM

c)

En la Figura 2000-2-4 se muestra el diseño de la UAL pedida en el problema donde se han utilizado 4 multiplexores para seleccionar el valor adecuado a colocar en la salida, gobernados por las entradas de control c₁ y c₀. También la entrada de control de la UAL c₀ se utiliza para seleccionar la operación a realizar por el Sumador/Multiplicador.

Dirección memoria c x1 x0 y1 y0

Contenido Dirección memoria c x1 x0 y1 y0 Contenido A4 A3 A2 A1 A0 b3 b2 b1 b0 A4 A3 A2 A1 A0 b3 b2 b1 b0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1

Tabla 2000-2-2: Contenido de la memoria ROM

A₃ A₂ A₁ ROM 32 palabras × 4 bits A₀ A₄ b₂ b₁ b₀ x₀ c x₁ y₁ y₀ b₃ Sumador / Multiplicador y1 y0 x1 x0 c b₂ b₁ b₀ b₃ c

Figura 2000-2-4: UAL pedida en el problema Sumador/Multiplicador r3 c Comparador MUX 0 1 MUX 0 1 MUX 0 1 MUX 0 1 c₀ c₁ M I m y1 y0 x1 x0 x1 x0 y1 y0 3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0 b3 b2 b1 b0 x1 x0 y1 y0 0 r2 r1 r0

Septiembre de 2000

&XHVWLRQHV WHyULFRSUiFWLFDV 

1.- La memoria de un ordenador consta de 20 módulos independientes conectados a un bus de memoria común. En

una operación de escritura cada uno de estos módulos únicamente ocupa el bus del sistema durante 25 nseg. al comienzo de la operación. Durante los 75 nseg. siguientes completa el ciclo de escritura almacenando el dato internamente. Si las operaciones de escritura de dichos módulos de memoria pueden solaparse, ¿cuál es la velocidad máxima de almacenamiento de la memoria del ordenador

A) 107 palabras/seg. B) 4×107 palabras/seg. C) 20×107 palabras/seg. D) Ninguna de las anteriores

2.- Un controlador de DMA está transmitiendo palabras a memoria mediante la estrategia transparente. Cuando la

UCP dispone en exclusiva del bus las instrucciones emplean, en promedio, 4 ciclos de reloj en ser ejecutadas, aunque en 2 de ellos consecutivos no se requiere el acceso al bus. El controlador de DMA tarda 2 ciclos de reloj en transmitir una palabra. Si la frecuencia de reloj del computador es de 200×106 ciclos/seg., ¿cuánto tiempo tardará el controlador de DMA en mover un bloque de datos compuesto por 100×106 palabras?

A) 1 seg. B) 2 seg. C) 2.5 seg. D) Ninguna de las anteriores.

3.- Dados dos números binarios de 1 bit, x e y, la expresión lógica representa:

A) El bit de suma. B) El bit de acarreo de su suma.

C) El complemento a 1 de x e y . D) Ninguno de las anteriores.

4.- ¿Cuántos SBC de 1 bit harían falta para construir un sumador binario serie capaz de sumar dos números

binarios de n bits?

a) n B) 2 n C) log₂n D) Ninguna de las anteriores

5.- Un computador dispone del siguiente sistema jerárquico de memoria (ordenado de los niveles superiores a los

inferiores): registros de la UCP, caché primaria, caché secundaria, memoria principal y discos magnéticos. Indique

(

x+y

)

xy

si las siguientes afirmaciones son verdaderas:

I. El coste por palabra de la caché primaria será menor que el coste por palabra de la caché secundaria. II. La caché primaria será de menor tamaño que la secundaria y contendrá la copia de algunos bloques de

ésta.

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

6.- En un sistema de memoria caché con correspondencia totalmente asociativa:

I. No es necesario definir una política de reemplazamiento.

II. Un posible algoritmo de reemplazamiento consiste en reemplazar particiones escogidas de forma aleatoria.

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

7.- Se considera un procesador que dispone de 12 líneas de direcciones A₁₁-A₀. Para la construcción de su unidad de memoria se dispone de módulos de 1K palabras, utilizándose las líneas menos significativas (A₁-A₀) para la selección de cada módulo. Indique cuál de las siguientes afirmaciones es verdadera:

A) Las direcciones hexadecimales C89 y C8A se encuentran almacenadas en el mismo módulo de memoria. B) Las direcciones hexadecimales C89 y C8A se encuentran almacenadas en diferentes módulos de memoria. C) El módulo en que se encuentra almacenada una dirección de memoria queda determinado por el valor de D) Ninguna de las anteriores es verdadera.

8.- Un computador tiene una unidad de memoria de 4096 palabras y una memoria caché de 64 palabras. La

memoria caché utiliza correspondencia directa, con un tamaño de partición de 16 palabras. Suponer que inicialmente la memoria caché está vacía y que se leen sucesivamente las direcciones de memoria principal 000000010000, 000100010100, 000001001000 y 000001111000. Indicar si al finalizar estas cuatro operaciones de lectura las afirmaciones siguientes son ciertas:

I. La palabra de dirección 000001111000 se encuentra almacenada en el bloque 3 de la caché. II. El bloque 1 de la caché tiene asociada la etiqueta 000100.

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

6ROXFLyQ

1.- Este ejercicio es una simplificación al Problema 1.3 del libro de problemas. En este caso la situación es la que

muestra la Figura 2000-3-1.

Figura 2000-3-1: Ciclo de escritura de los módulos de memoria

De forma inmediata se ve que si cada 100 nseg. el módulo de memoria ocupa 25 nseg., es decir, 1/4 del tiempo, vamos a poder solapar, cómo máximo, 4 operaciones de escritura con 4 módulos de memoria distintos

Almacenamiento del dato

25 nseg Uso del bus

solapamiento máximo que se puede conseguir utilizando todos los módulos de memoria. En el instante de tiempo t

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