EXÁMENES RESUELTOS ESTRUCTURA Y TECNOLOGÍA DE COMPUTADORES II INFORMÁTICA SISTEMAS Y GESTIÓN

EXÁMENES

RESUELTOS

ESTRUCTURA

Y TECNOLOGÍA

DE COMPUTADORES II

INFORMÁTICA

SISTEMAS

Y GESTIÓN

DELEGACIÓN DE ALUMNOS

Tipo de Examen : X - MAYO 94 (1ª Semana) - Tiempo: 2 horas. No se permite el uso de ningún material.

INSTRUCCIONES: Lea atentamente las instrucciones que figuran en la hoja de lectura automática. No olvide poner su DNI,

Código de Carrera, Código de Asignatura y Tipo de Examen. El test es eliminariorio, debiendo contestar al menos 5 preguntas correctamente para superarlo. La puntuación del examen es la siguiente: cada respuesta correcta del test vale 0.4 puntos, la cuestión teórica 2 puntos y el problema 4 puntos. Las respuestas erróneas del test no puntúan negativo.

1.- En el sistema de la figura, BR representa la línea de petición de bus y BG la de autorización. En un momento dado, CONT3 está

haciendo uso del bus. Mientras, CONT4 activa su línea de petición, y a continuación lo hace CONT2. Cuando CONT3 deje de utilizar el bus, ¿cuál será el próximo dispositivo que asumirá el control del bus?

A) CONT2 B) CONT3 C) CONT4

D) CONT2 o CONT4, el árbitro decide.

2.- Se dispone de circuitos integrados de memoria RAM de 128 X 8 bits.

¿Cuántos son necesarios para proporcionar una capacidad de memoria de 1024 palabras de 16 bits? A) 8 B) 16 C) 32 D) Ninguna de las respuestas anteriores es correcta.

3.- Decir cuál de las siguientes afirmaciones es verdadera:

A) La entrada/salida a través de la UCP permite un mayor rendimiento de la UCP.

B) En cualquier tipo de bus, las líneas se pueden clasificar en líneas de datos, de dirección y de control. C) En un bus con temporización asíncrona, existe un reloj que determina la ocurrencia de sucesos. D) Ninguna de las anteriores es verdadera.

4.- Una memoria caché asociativa por conjuntos dispone de 16 conjuntos y utiliza particiones de 8 palabras, siendo su capacidad

total de 2048 palabras. La memoria principal tiene una capacidad de 1024K palabras. ¿Cuántos bits hay en los diferentes campos del formato de dirección?

A) Etiqueta: 8 Conjunto: 16 Palabra: 4 B) Etiqueta: 13 Conjunto: 16 Palabra: 8 C) Etiqueta: 13 Conjunto: 4 Palabra: 3 D) Ninguna de las respuestas anteriores es correcta

5.- El formato horizontal de microinstrucciones permite:

A) Que existan microinstrucciones de bifurcación condicional B) Tener memorias de control más pequeñas

C) Tener las señales de control ya decodificadas, por lo que su ejecución es más rápida D) Tener varias señales de control de un mismo subcampo activas a la vez

6.- La siguiente pareja de números binarios X e Y se suma en un sumador binario paralelo con propagación de arrastres. Determinar

el número de secuencias de arrastre que comienzan simultáneamente y la longitud de la secuencia de arrastre más grande. A) 2 secuencias, la mayor de longitud 6 B) 4 secuencias, la mayor de longitud 4

C) 3 secuencias, la mayor de longitud 4 D) 4 secuencias, la mayor de longitud 2

7.- En la representación de números en coma flotante, la normalización de las mantisas permite:

A) Que el número de bits significativos sea máximo B) Tener una única representación para el cero C) Detectar su desbordamiento D) Las tres funciones anteriores son ciertas

8.- Un controlador de interrupciones:

A) Identifica la fuente de la interrupción B) Decide el periférico que debe ser atendido

C) Sirve para ampliar el número de líneas de interrupciones de la UCP D) Todas las funciones anteriores son ciertas

9.- La principal diferencia entre un procesador de entrada/salida (PE/S) y un controlador de DMA es:

A) El PE/S utiliza E/S controlada por interrupciones, mientras que de el DMA no. B) El DMA es capaz de controlar el bus, sin intervención de la UCP, y el PE/S no. C) El PE/S transfiere la información bit a bit, y el DMA por bloques.

D) El PE/S es capaz de ejecutar un programa con instrucciones de E/S.

10.- Un sumador binario de 2 números de 4 bits cada uno, se puede realizar con una memoria ROM de la siguiente capacidad:

A) 24 palabras x 4 bits/palabra B) 28 palabras x 4 bits/palabra

CONT1 CONT2 CONT3 ARBITRO

BG

BR BUS

X = 0 0 1 0 1 1 0 1 1 1 Y = 0 1 1 0 0 1 1 1 0 1

INSTRUCCIONES: Escriba también su nombre, apellidos y nº de DNI en la cabecera de esta página, para evitar que se extravíe.

Conteste a la pregunta teórica en el espacio recuadrado con el enunciado, y al problema en la otra cara de esta misma hoja. No se corregirá ningún tipo de escrito adicional. En la pregunta teórica responda de forma clara y concisa. En el problema, utilice el papel que considere necesario para sus cálculos, pero escriba y razone únicamente las partes fundamentales del desarrollo y de la solución en esta hoja. No quite la grapa que une las dos partes del examen. NO SE PERMITE EL USO DE NINGÚN

MATERIAL.

Cuestión Teórica (2 puntos) : Interrupciones multinivel. Anidamiento de interrupciones.

Problema (4 puntos) : En la figura se representa el diagrama de flujo de un algoritmo. Los

registros A, B y C tienen una longitud de 8 bits. A7 representa el bit más significativo del registro A. A' es el complemento a 1 de A. En las operaciones de suma se ignoran los arrastres del bit más significativo. Diseñar la arquitectura de un sistema digital (Unidad de Procesamiento + Unidad de Control) que realice este algoritmo. Se supone que la unidad de procesamiento dispone de los recursos de cálculo necesarios en el algoritmo. Para la unidad de control especificar únicamente su diagrama de estados y las acciones que tiene que efectuar cuando se encuentra en cada uno de los mismos (no es necesario que haga el diseño del circuito secuencial correspondiente a la unidad de control).

A7 = 1 B ←X A ←Y A ← A + B A ← A' A ← A + 1 B ← B + 1 SI NO

Tipo de Examen : X - JUNIO 94 (2ª Semana) - Tiempo: 2 horas. No se permite el uso de ningún material.

INSTRUCCIONES: Lea atentamente las instrucciones que figuran en la hoja de lectura automática. No olvide poner su DNI,

Código de Carrera, Código de Asignatura y Tipo de Examen. El test es eliminariorio, debiendo contestar al menos 5 preguntas correctamente para superarlo. La puntuación del examen es la siguiente: cada respuesta correcta del test vale 0.4 puntos, la cuestión teórica 2 puntos y el problema 4 puntos. Las respuestas erróneas del test no puntúan negativo.

1.- En un bus con arbitraje centralizado:

A) Cualquier dispositivo puede decidir en qué momento toma el control del bus. B) Todos los dispositivos actúan de forma cooperativa para compartir el bus. C) Existe un árbitro responsable de asignar el tiempo de utilización del bus. D) La temporización debe ser asíncrona.

2.- Se dispone de circuitos integrados de memoria RAM de 256 X 4 bits. ¿Cuántos son necesarios para proporcionar una capacidad

de memoria de 2048 palabras de 16 bits?

A) 8 B) 16 C) 32 D) Ninguna de las respuestas anteriores es correcta.

3.- Una memoria caché con correspondencia directa dispone de particiones de 16 palabras, siendo su capacidad total de 2048

palabras. La memoria principal tiene una capacidad de 1024K palabras. ¿Cuántos bits hay en los diferentes campos del formato de dirección?

A) Etiqueta: 9 Partición: 7 Palabra: 4 B) Etiqueta: 7 Partición: 8 Palabra: 5 C) Etiqueta: 13 Partición: 4 Palabra: 3 D) Ninguna de las respuestas anteriores es correcta

4.- En la figura se muestra un mecanismo de E/S del tipo:

A) Con acceso directo a memoria B) Localizada en memoria C) Daisy chain

D) Aislada de memoria

5.- Elegir la afirmación que sea verdadera:

A) El diseño de una unidad de control con lógica cableada es el más flexible a la hora de realizar cambios en su diseño B) La ejecución de una microinstrucción requiere una secuencia de búsqueda-decodificación-ejecución

C) Todas las microoperaciones especificadas por una microinstrucción polifásica se pueden ejecutar al mismo tiempo D) Todas las afirmaciones anteriores son verdaderas

6.- Sean dos números binarios de 4 bits representados en complemento a dos: M=0101 y N=1100. El resultado de multiplicarlos

utilizando el algoritmo de Booth modificado es:

A) 00010100 B) 11101100 C) 11101011 D) 11101000

7.- Cuando en una operación aritmética en coma flotante se produce un desbordamiento de la mantisa hay que realizar una

operación de renormalización consistente en:

A) Desplazar la mantisa un bit a la izquierda y ajustar el exponente B) Desplazar la mantisa un bit a la derecha y ajustar el exponente

C) Desplazar a la derecha un número determinado de bits dependiendo del desbordamiento de la mantisa. D) Ninguna de las respuestas anteriores.

8.- Sea una UCP con 4 líneas de interrupción PI1, PI2, PI3 y PI4, numeradas en orden creciente de prioridad, es decir, PI1 tiene la

prioridad mínima y PI4 la máxima. Estas líneas son enmascarables mediante 4 bits del registro de estado RE de la UCP. Una petición de interrupción enmascara a las demás líneas menos prioritarias. Se supone que se producen 4 peticiones de interrupción en este orden: PI3, PI1, PI4 y PI2. Teniendo en cuenta que las tres últimas se producen mientras se está ejecutando el programa de servicio de PI3, ¿en qué orden se tratan las interrupciones?

A) PI3, PI4, PI2 y PI1 B) PI3, PI4, PI3, PI2 y PI1 C) PI3, PI1, PI4 y PI2 D) PI3, PI1, PI3, PI2 y PI4

9.- Un multiplicador binario de 2 números de 4 bits cada uno se puede realizar con una memoria ROM de la siguiente capacidad:

A) 24 palabras x 16 bits/palabra B) 28 palabras x 8 bits/palabra C) 216 palabras x 4 bits/palabra D) 24 palabras x 4 bits/palabra

10.- La transferencia de datos mediante DMA utilizando la estrategia por demanda, consiste en:

A) El periférico es quien comienza la transferencia por DMA, pero devuelve el control a la UCP cuando no tiene más datos disponibles.

B) Cada vez que el periférico solicita una transferencia por DMA se envía un único dato y se devuelve el control a la UCP. El proceso acaba cuando se ha transferido todo el bloque.

C) Cuando el DMA toma el control del bus lo retiene durante un solo ciclo. Transmite una palabra y libera el bus.

...

Perif. 1 Perif. n Memoria Principal UCP Controlador E/S Bus de datos Bus de direcciones Leer Escribir

INSTRUCCIONES: Escriba también su nombre, apellidos y nº de DNI en la cabecera de esta página, para evitar que se extravíe.

Conteste a la pregunta teórica en el espacio recuadrado con el enunciado, y al problema en la otra cara de esta misma hoja. No se corregirá ningún tipo de escrito adicional. En la pregunta teórica responda de forma clara y concisa. En el problema, utilice el papel que considere necesario para sus cálculos, pero escriba y razone únicamente las partes fundamentales del desarrollo y de la solución en esta hoja. No quite la grapa que une las dos partes del examen. NO SE PERMITE EL USO DE NINGÚN

MATERIAL.

Cuestión Teórica (2 puntos) : Descripción de los elementos clave de la arquitectura de una unidad de control microprogramada.

Problema (4 puntos) : Sea el siguiente algoritmo:

a) ¿Cuál es el valor de R al finalizar? ¿Qué operación realiza este algoritmo? b) Diseñar la arquitectura de un sistema digital (Unidad de Procesamiento +

Unidad de Control) que realice este algoritmo. Se supone que la unidad de procesamiento dispone de un recurso de cálculo que efectúa la multiplicación. Para la unidad de control especificar sólo su diagrama de estados y las acciones que tiene que efectuar cuando se encuentra en cada uno de los mismos (no es 1: Declaración de registros : A[5], B[3], R[5];

2: Inicio: A ← 00001, B ← 100; (números binarios) 3: Bucle: A ← A * B;

4: B ← B - 1;

INFORMÁTICA DE GESTIÓN - Código Carrera 41 - Código Asignatura 109

Tipo de Examen : X - Tiempo: 2 horas. NO SE PERMITE EL USO DE NINGÚN MATERIAL.

Apellidos: _______________________________________________ Nombre: ______________________ DNI: ______________ INSTRUCCIONES: Complete sus datos personales en la cabecera de esta hoja, y ENTRÉGUELA con su examen. Lea

atentamente las instrucciones que figuran en la hoja de lectura automática. No olvide poner su DNI, Código de Carrera, Código de Asignatura y Tipo de Examen. El test es eliminatorio, debiendo contestar al menos 5 preguntas correctamente para superarlo. La puntuación del examen es la siguiente: cada respuesta correcta del test vale 0.4 puntos, la cuestión teórica 2 puntos y el problema 4 puntos. Las respuestas erróneas del test no puntúan negativo.

Test :

Conteste en la hoja de lectura automática (4 puntos; mínimo 5 respuestas correctas para superarlo) 1.- En el diagrama de bloques a nivel de registro de un sistema digital, las líneas de habilitación:

A) Seleccionan uno de los posibles modos de funcionamiento de un bloque determinado. B) Especifican el instante de tiempo en el que un bloque debe realizar su operación.

C) Permiten a los módulos solicitar una interrupción a la UCP, haciendo innecesario el empleo de un vector de interrupción. D) Ninguna de las anteriores es verdadera.

2.- Decir cuál de las siguientes afirmaciones es verdadera:

A) Una microinstrucción es una o más microoperaciones que se pueden ejecutar de forma simultánea.

B) Una microinstrucción está compuesta de algunos campos que definen las señales de control, la dirección de la próxima microinstrucción y su temporización.

C) Cada una de las fases de la ejecución de una instrucción máquina supone una serie de microoperaciones en las que intervienen los registros de la UCP.

D) Todas las afirmaciones anteriores son ciertas.

3.- El siguiente diagrama representa una memoria asociativa y su contenido. A la vista de los valores del registro de argumento, registro de marca y contenido de la memoria, ¿cuál será el valor del registro de máscara?

1 1 0 1 1 0 1 0 ARGUMENTO ? ? ? ? ? ? ? ? MÁSCARA 1 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 0 0 0 1 0 0 0 1 1 MARCA 1 0 1 0 0 0 1 0 0 0 1 0 1 1 1 0 1 0

4.- ¿Cuál de las siguientes afirmaciones es cierta?

A) Una memoria tipo pila se utiliza en el tratamiento de interrupciones para almacenar el estado del procesador después de ejecutar el programa de servicio de una interrupción.

B) Una memoria tipo pila se utiliza en el tratamiento de interrupciones para almacenar el estado del procesador antes de ejecutar el programa de servicio de una interrupción.

C) Una memoria tipo pila se utiliza en el salto a subprograma para almacenar la dirección de dicho subprograma. D) Ninguna de las anteriores es cierta.

5.- La transferencia de datos mediante DMA utilizando la estrategia por robo de ciclos, consiste en:

A) El periférico es quien comienza la transferencia por DMA, pero devuelve el control a la UCP cuando no tiene más datos disponibles.

B) Cada vez que el periférico solicita una transferencia por DMA se envía un único dato y se devuelve el control a la UCP. El proceso acaba cuando se ha transferido todo el bloque.

C) Cuando el DMA toma el control del bus lo retiene durante un solo ciclo. Transmite una palabra y libera el bus. D) Cuando el DMA toma el control del bus no lo libera hasta haber transmitido el bloque de datos pedido. 6.- La principal diferencia entre entrada/salida (E/S) controlada por interrupciones y E/S controlada por DMA es:

A) La E/S controlada por interrupciones permite a la UCP robar ciclos de reloj al DMA.

B) En E/S controlada por interrupciones, la UCP interviene de forma activa durante toda la transferencia de datos. C) El controlador de DMA es capaz de ejecutar un programa con instrucciones de E/S.

A) 0 0 1 1 0 1 0 1

B) 0 0 1 1 0 1 0 0

C) 1 1 0 0 1 0 1 1

B) 01111100 C) 11001001 D) 10101000

8.- Se desea diseñar un sumador combinacional de 7 números de 1 bit utilizando únicamente módulos sumadores binarios completos, SBC. ¿Cuántos módulos de este tipo serían necesarios?

A) 3 B) 4 C) 5 D) 7

9.- En una jerarquía de memoria, cuando se va hacia los niveles inferiores (desde los registros de la UCP hacia la cinta magnética), ocurre que:

A) El tiempo de acceso disminuye

B) La frecuencia de acceso a la memoria por parte de la UCP aumenta C) El coste por unidad de información (bit) disminuye

D) La capacidad disminuye

10.- Cuando se suman dos números binarios de n bits cada uno:

x

=

x

_n−1

x

_n−2

... x x

_{1 0},

y

=

y

n−1

y

n−2

... y y

1 0, decir cuál de las siguientes afirmaciones es cierta:

A) Un arrastre que llega a la posición i-ésima desde la posición (i-1)-ésima, se propagará a la posición (i+1)-ésima si se cumple que la suma aritmética de los bits correspondientes (

x

i e

y

i) es igual a cero, es decir,

x

i

+ =

y

i

0

B) Un arrastre se generará en la posición i-ésima si se cumple que la suma aritmética de los bits correspondientes (

x

_i e

y

_i) es cero, es decir,

x

_i

+ =

y

_i

0

.

C) Nunca se propagará un arrastre en la posición i-ésima si el bit

x

_i es cero, con i>0.

D) Un arrastre que llega a la posición i-ésima desde la posición (i-1)-ésima, se propagará a la posición (i+1)-ésima si se cumple que la suma aritmética de los bits correspondientes (

x

_i e

y

_i) es igual a uno, es decir,

x

_i

+ =

y

_i

1

.

Cuestión Teórica :

(2 puntos)

Exponga de forma clara y concisa las razones por las que la utilización de una memoria caché mejora el rendimiento de un computador.

Extensión máxima de la respuesta: una cara de una página.

Problema :

(4 puntos)

Se dispone de un computador que funciona a una velocidad de 108 ciclos/segundo, y en el que en promedio una instrucción emplea 5 ciclos máquina, y cada operación de lectura o escritura de memoria principal tarda 1 ciclo máquina. Determinar la

máxima velocidad de transferencia de datos, en palabras/segundo, para los casos siguientes:

a) E/S controlada por programa, suponiendo que se emplean 4 instrucciones en transferir una palabra. b) Utilizando un sistema DMA, con estrategia de transferencia por ráfagas.

c) Utilizando un sistema DMA, con estrategia de transferencia por robo de ciclos.

d) Utilizando un sistema DMA, con estrategia de transferencia DMA transparente, suponiendo que en cada instrucción hay 2 ciclos en los cuales la UCP no utiliza el bus.

Nº Pregunta

Junio 94

(1ª semana)

Junio 94

(2ª semana)

Septiembre 94

1 A C B 2 B C D 3 B A B 4 C B B 5 C B C 6 D B B 7 A B A 8 D B B 9 D B C 10 D A D

Apellidos: _______________________________________________ Nombre: ______________________ DNI: ______________ Centro Asociado en el que está MATRICULADO: _______________________________________________

INSTRUCCIONES: Complete sus datos personales en la cabecera de esta hoja, y ENTRÉGUELA con su examen.

La puntuación del examen es la siguiente: el test vale 4 puntos, la cuestión teórica 2 puntos y el problema 4 puntos. Las respuestas correctas del test puntúan 0.4 puntos y las respuestas erróneas del test descuentan 0.1 puntos. El test es eliminatorio, debiendo obtener una calificación mínima de 2 puntos para superarlo.

Test :

Conteste exclusivamente en la siguiente cuadrícula. No se corregirá ninguna respuesta marcada fuera de esta zona.

1

2

3

4

5

6

7

8

9

10

1.-

Decir cuál de las siguientes es cierta: A) Todas las siguientes son ciertas.

B) En una memoria de acceso aleatorio el tiempo de acceso es independiente de la posición donde está localizada la información.

C) En una memoria de acceso aleatorio el tiempo de acceso a cualquier posición es constante e independiente de la secuencia de accesos que haya habido anteriormente.

D) En una memoria de acceso aleatorio se puede acceder a las informaciones almacenadas en ella en cualquier orden.

2.-

_{En un sumador binario completo (SBC) de dos números binarios de un bit, x e y, y con acarreo de entrada c-1, las funciones}

lógicas del resultado de la suma (s) y del acarreo de salida (c) son: ( ⊕ es la OR exclusiva) A) s= ⊕x y

c

=

(

x

⊕

y c

)

₋1

B)

s

= ⊕ ⊕

x

y

c

₋1

c

=

(

x

⊕

y c

)

−1

+

xy

C)

s

= ⊕ ⊕

x

y

c

₋₁

c

=

(

x

⊕

y c

)

₋1

+

xc

₋1

D) Todas las anteriores son falsas.

3.-

Una memoría caché asociativa por conjuntos consta de 16 (24) conjuntos con 4 particiones por conjunto. La memoria principal tiene una capacidad de 1M (220) palabras dividida en bloques de 128 (27) palabras. A la dirección de memoria principal, expresada en binario, 10100001100100110000, le corresponde el conjunto, expresado en decimal:

A) 7 B) 3 C) 2 D) Ninguna de las anteriores.

4.-

La línea de control Reconocimiento de interrupción:

A) Indica que está pendiente un reconocimiento de interrupción. B) Indica que está pendiente, y sin reconocer, una interrupción. C) Permite saber que la interrupción pendiente ha sido reconocida. D) Indica que la UCP esta preparada para reconocer una interrupción.

5.-

Un computador dispone de un canal multiplexor que controla 2 unidades de disco y 2 unidades de cinta. Las unidades de disco tienen una velocidad de transferencia de 500 Kbytes/seg, y las de cinta de 150 Kbytes/seg. La máxima velocidad de transferencia agregada a este sistema es de:

A) 1300 Kbytes/seg. B) 650 Kbytes/seg. C) 500 Kbytes/seg D) Ninguna de las anteriores.

6.-

_{Se desea comparar dos números binarios de 3 bits cada uno: X=x2x1x0 con Y=y2y1y0. Utilizando comparadores de un bit se}

compara cada pareja de bits, xi con yi, obteniéndose: Mi (xi>yi), Ii (xi=yi) y mi (xi<yi). Las funciones lógicas del resultado de la

comparación de X con Y: M (X>Y), I (X=Y) y m (X<Y) son:

A) M=M2+I2M1+I2I1M0, I=I2I1I0, m=m2+I2m1+I2I1m0 B) M=M2+I2M1+I2I1M0, I=I2I1I0, m=m0+I0m1+I0I1m2 C) M=M0+I0M1+I0I1M2, I=I2I1I0, m=m0+I0m1+I0I1m2 D) Ninguna de las anteriores.

7.-

En un sistema con interrupciones encadenadas (daisy chain), la prioridad de un determinado módulo depende: A) De la prioridad asignada a su linea de interrupción en la cadena.

B) De la UCP.

C) Del controlador de interrupciones de la cadena. D) De su posición en la cadena.

8.-

Cuando la UCP atiende una petición de interrupción anidada:

A) Guarda el contexto del programa que en ese momento se está ejecutando en una memoria de tipo pila.

B) Guarda el contexto del programa que en ese momento se está ejecutando en el registro RDR (Registro de Datos de Retorno) de la caché.

B) Mediante un sistema de interrupciones.

C) Mediante las señales de control y de condición. D) Mediante todos los mecanismos anteriores.

10.-

En cada ciclo de reloj, la Unidad de Control: A) Genera una serie de señales de condición.

B) Lee todas sus entradas y emite un conjunto de señales de control.

C) Genera una señal de reloj que mantiene la temporización básica de todo el sistema. D) Todas las afirmaciones anteriores son falsas.

Cuestiones Teóricas:

Conteste únicamente en el espacio disponible debajo del enunciado de la pregunta. Cuestión 1 (0.75 puntos): ¿Qué es el principio de localidad de la referencia?

Las referencias a memoria que realiza la UCP para acceder tanto a datos como a instrucciones

suelen estar agrupadas. Los programas tienden a contener una serie de bucles iterativos y de

procedimientos con repetidas referencias a un pequeño conjunto de instrucciones. Las operaciones

sobre ciertas estructuras de datos (listas, arrays, etc.) implican accesos a conjuntos de datos que

están próximos entre sí en la memoria.

Cuestión 2 (0.75 puntos): ¿Cuáles son los principales inconvenientes de la entrada/salida controlada por programa?

•

Pérdida de tiempo en el bucle de espera.

•

Si existen programas que tienen que ejecutarse de forma periódica no se puede permanecer en el

bucle de espera por tiempo indefinido.

•

Hay problemas cuando se quiere atender a varios periféricos.

Cuestión 3 (0.5 puntos): A la hora de diseñar una unidad de control, ¿en qué situaciones es especialmente útil utilizar un

contador?

Cuando el algoritmo de transferencia de registros presenta una estructura lineal, con pocas rupturas

de secuencia (flujo secuencial de sentencias).

Problema :

Para la Unidad de Procesamiento de la figura, diseñar la Unidad de Control que ejecute el siguiente algoritmo:

Si X es impar entonces A←←B+C, si no A←←B-C

Para ello, realice los siguientes pasos:

A) Diagrama de flujo del algoritmo (0.5 puntos).

B) Descripción de las señales de control de la unidad de

procesamiento (0.5 puntos).

C) Diagrama de estados del algoritmo. Acciones tomadas por la

Unidad de Control en cada uno de los estados (0.5 puntos).

D) Tabla de estados, asignación (codificación) de los estados y

tabla de transición de estados (0.5 puntos).

Apellidos: _______________________________________________ Nombre: ______________________ DNI: ______________ Centro Asociado en el que está MATRICULADO: _______________________________________________

INSTRUCCIONES: Complete sus datos personales en la cabecera de esta hoja, y ENTRÉGUELA con su examen.

La puntuación del examen es la siguiente: el test vale 4 puntos, la cuestión teórica 2 puntos y el problema 4 puntos. Las respuestas correctas del test puntúan 0.4 puntos y las respuestas erróneas del test descuentan 0.1 puntos. El test es eliminatorio, debiendo obtener una calificación mínima de 2 puntos para superarlo.

Test :

Conteste exclusivamente en la siguiente cuadrícula. No se corregirá ninguna respuesta marcada fuera de esta zona.

1

2

3

4

5

6

7

8

9

10

1.-

La línea de control Escritura en memoria (E):

A) Permite que los datos que están sobre el bus se escriban en la posición de memoria direccionada. B) Origina que el dato contenido en la posición de memoria direccionada se coloque en el bus. C) Indica que un módulo necesita obtener el bus para un operación de escritura en memoria. D) Indica que el dato ha sido aceptado y escrito en la posición de memoria direccionada.

2.-

La multiplexación en el tiempo del bus consiste en:

A) Reducir la complejidad de la circuitería asociada a cada módulo al utilizar un menor número de líneas. B) Utilizar un árbitro o controlador del bus para asignar el tiempo de utilización de cada línea de control. C) Utilizar algunas líneas con objetivos diferentes.

D) Temporizar la ocurrencia de eventos dentro del bus de control con un multiplexor.

3.-

La memoria interna del procesador:

A) Es una memoria relativamente grande y rápida, utilizada para el almacenamiento de los programas que están en ejecución en el computador y sus correspondiente datos.

B) Esta constituida por un pequeño conjunto de registros de alta velocidad que son internos a la UCP. C) La constituyen dispositivos periféricos internos accesibles a la UCP a través de controladores de E/S. D) La constituye una memoria caché dentro del mismo procesador.

4.-

Un computador tiene una unidad de memoria de 64K (216) palabras y una memoria caché de 1K (210) palabras. La memoria caché utiliza correspondencia directa, con un tamaño de partición de 64 (26) palabras. A la dirección de memoria principal, expresada en binario, 0001100100110000, le corresponde la partición, expresada en decimal:

A) 3 B) 4 C) 15 D) Ninguna de las anteriores.

5.-

Un controlador de DMA está transmitiendo palabras a memoria mediante la estrategia de robo de ciclos. Cuando la UCP dispone en exclusiva del bus las instrucciones emplean, en promedio, 2 ciclos de reloj en ser ejecutadas. ¿Qué reducción en la velocidad de la UCP supone la transferencia de DMA?

A) 25 % B) 33.3 % C) 50 % D) Ninguna de las anteriores.

6.-

En las interrupciones vectorizadas, el periférico coloca su vector de interrupción en:

A) Bus de control. B) Bus de direcciones. C) Líneas de petición de interrupción. D) Bus de datos.

7.-

En la suma de los dos números binarios: x = 100101010010011 y = 001010110101011

A) Se generan 3 secuencias de arrastre y la longitud máxima de las secuencias de arrastre es igual a 5. B) Se generan 3 secuencias de arrastre y la longitud máxima de las secuencias de arrastre es igual a 7. C) Se generan 2 secuencias de arrastre y la longitud máxima de las secuencias de arrastre es igual a 6. D) Ninguna de las anteriores es cierta.

8.-

_{Se desea sumar 2 números binarios de 4 bits cada uno: X=x3x2x1x0 e Y=y3y2y1y0. Sean las funciones lógicas gi=xiyi}

(generación de arrastre) y pi=xi⊕yi (propagación de arrastre) (⊕ representa la OR exclusiva). Si C es el arrastre de la suma de X e Y, su función lógica es:

A) C=g3+p3g2+p3p2g1+p3p2p1g0 B) C=p3+g3p2+g3g2p1+g3g2g1p0 C) C=g0+p0g1+p0p1g2+p0p1p2g3 D) C=p0+g0p1+g0g1p2+g0g1g2p3

9.-

Las funciones básicas de la unidad de control son:

A) Atender a las operaciones de E/S. B) Atender a las señales de interrupción y de condición. C) Generar y secuenciar las señales de control. D) Todas las funciones anteriores.

10.-

En el direccionamiento implícito de microinstrucciones: A) Las microinstrucciones son más pequeñas.

B) Las microinstrucciones se ejecutan, salvo bifurcaciones, en el orden en que se almacenan en la memoria de control. C) Hay dos clases de microinstrucciones: para especificar las señales de control y para especificar las bifurcaciones.

Inicialmente, según se va aumentando el tamaño del bloque la tasa de acierto aumentará por el

principio de localidad (aumenta la probabilidad de que sean accedidos, en el futuro inmediato,

datos próximos a la palabra referenciada). A partir de un cierto tamaño de bloque disminuirá (la

probabilidad de utilizar la información contenida en el bloque es menor que la probabilidad de

reusarla).

Cuestión 2 (0.75 puntos): ¿Qué acciones realiza la UCP, y para qué, cuando atiende una interrupción?

Suspende la ejecución del programa en curso y salva el contenido del CP y de los otros registros

accesibles por programa. – Inhibe las interrupciones (bit de máscara) y ejecuta el programa de

servicio de interrupción. – Se informa al periférico de que se ha atendido su petición. – Finalizado

el programa de servicio, se activa el sistema de interrupciones. – Se recuperan el CP y los

registros y se continúa la ejecución del programa interrumpido en el punto en que se dejó.

Cuestión 3 (0.5 puntos): ¿Cuáles son las principales diferencias entre memorias volátiles y no volátiles?¿Y entre memorias

dinámicas y estáticas?

M. volátil: pierde su contenido al cesar la tensión de alimentación.

M. no volátil: conserva su contenido al cesar la tensión de alimentación.

M. dinámica: la información almacenada se pierde con el tiempo, y por tanto hay que refrescarla.

M. estática: la información que contiene no varía con el tiempo.

Problema

(0.5 puntos cada apartado)

:

En la figura se muestra una UCP (Unidad de Procesamiento + Unidad de Control) y en la tabla se da el significado de cada una de sus señales de control. La señal de condición s0 se activa cuando el contenido del registro

acumulador (AC) sea igual a cero. Obtener la secuencia de microoperaciones y las señales de control que hay que activar para que esta UCP ejecute las siguientes instrucciones, suponiendo que éstas se encuentran ya almacenadas en el registro de instrucciones (RI):

A) Cargar el acumulador con el contenido de una dirección de memoria. B) Almacenar el acumulador en una dirección de memoria.

C) Sumar al acumulador un operando con direccionamiento inmediato. D) Sumar al acumulador un operando con direccionamiento

directo.

E) Sumar al acumulador un operando con direccionamiento

indirecto.

F) AND con el acumulador de un operando en modo directo. G) Bifurcar, en modo de direccionamiento directo.

H) Bifurcar si acumulador = 0, en modo de direccionamiento

directo. Señal Control Microoperación controlada c0 Leer de la memoria c1 Escribir en la memoria c2 Transferir el contenido de RM a RD (RD←(RM)) c3 Transferir el contenido de CP a RM (RM←(CP)) c4 Transferir el contenido de RM a CP (CP←(RM)) c5 Transferir el contenido de CP a RD (RD←(CP)) c6 Incrementar en 1 el contenido de CP (CP←(CP)+1)

c7 Transferir el contenido de RM a RI (RI←(RM))

c8 Transferir el contenido de RM a la Entrada1 de la

UAL

c9 Transferir el contenido de RM a AC (AC←(RM))

c10 Transferir el contenido de AC a RM (RM←(AC))

c11 AC←(AC) + Entrada1

c12 AC←(AC) AND Entrada1

c13 _AC←_(AC)

c14 Transferir el campo de dirección de RI a RD

Apellidos: ____________________________________________ Nombre: ______________________ DNI: ______________ Centro Asociado en el que está MATRICULADO: _______________________________________________

INSTRUCCIONES: Complete sus datos personales en la cabecera de esta hoja, y ENTRÉGUELA con su examen.

La puntuación del examen es la siguiente: el test vale 4 puntos, las cuestiones teóricas 2 puntos y el problema 4 puntos. Las respuestas correctas del test puntúan 0.4 puntos y las respuestas erróneas del test descuentan 0.1 puntos. El test es eliminatorio, debiendo obtener una calificación mínima de 2 puntos para superarlo.

Test :

Conteste exclusivamente en la siguiente cuadrícula. No se corregirá ninguna respuesta marcada fuera de esta zona.

1

2

3

4

5

6

7

8

9

10

1.- ¿Las siguientes afirmaciones sobre la arquitectura de von Neumann son ciertas?

I. El que el contenido de una dirección de memoria sea considerado como un dato o una instrucción depende únicamente de quien recibe esa información.

II. Si se desea efectuar un determinado cálculo se diseña una configuración específica de componentes electrónicos. A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

2.- Cuando una Unidad de Memoria utiliza acceso directo, el acceso se efectúa mediante:

A) Un mecanismo de acceso aleatorio seguido de una búsqueda de tipo secuencial. B) Un mecanismo de acceso secuencial seguido de una búsqueda de tipo aleatorio. C) Un mecanismo de acceso aleatorio seguido de una búsqueda de tipo asociativo. D) Un mecanismo de acceso directo seguido de una búsqueda de tipo secuencial.

3.- El siguiente diagrama representa una memoria asociativa y su contenido. A

la vista de los valores del registro de máscara y del contenido de la memoria, ¿cuántos de los argumentos propuestos a continuación producirían ese registro de marca? 1 0 1 1 0 1 0 0 Argumento 1 0 1 0 1 1 1 1 1 Argumento 2 1 0 0 1 1 0 0 0 Argumento 3 1 1 1 1 1 0 1 0 Argumento 4 0 1 0 1 0 0 1 1 Argumento 5

A) 1 B) 2 C) 3 D) Ninguno de los anteriores

4.- Un computador tiene una unidad de memoria de 512 (29) palabras y una memoria caché de 32 (25) palabras. La memoria caché

utiliza correspondencia directa, con un tamaño de partición de 8 (23) palabras. Suponiendo que inicialmente la memoria caché está vacía, ¿cuántos fallos se producirían en la caché si se leyeran sucesivamente las direcciones de memoria principal 000000000, 000000001, 000000011, 000100001, 000100101, 000010000, 000010010 y 000000000 ?

A) 3 B) 4 C) 5 D) Ninguna de las anteriores

5.- ¿Las siguientes afirmaciones son ciertas?

I. E/S localizada en memoria utiliza un repertorio de instrucciones específico para operaciones de E/S. II. E/S aislada de memoria emplea parte del espacio de direcciones de la memoria.

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

6.- Un computador dispone de un canal selector que controla 2 unidades de disco y 2 unidades de cinta. Las unidades de disco

tienen una velocidad de transferencia de 106 bytes/seg., y las de cinta de 105 bytes/seg. Si para la transferencia de un byte del canal selector a memoria principal se utiliza el bus del sistema durante 10 nseg., ¿qué porcentaje máximo de tiempo estaría ocupado el bus del sistema en una transferencia de datos a través de este canal selector?.

A) 0,1 % B) 1 % C) 10 % D) Ninguna de las anteriores.

7.- Un sumador binario de 2 números, uno de 8 bits y el otro de 4 bits, se puede realizar con una memoria ROM de la siguiente

capacidad:

A) 216 palabras x 17 bits/palabra. B) 212 palabras x 17 bits/palabra. C) 28 palabras x 9 bits/palabra. D) Ninguna de las anteriores.

8.- Utilizando el método de la suma condicional, la suma de 2 números binarios de 60 bits cada uno se hace en:

A) 5 pasos B) 6 pasos C) 7 pasos D) Ninguna de las anteriores

9.- Las señales de control denominadas "puntos de control" se emplean en

A) La selección de operaciones de los registros de la Memoria Principal.

B) El control de las operaciones, direccionamiento y transferencia de datos en los controladores de E/S.

? ? ? ? ? ? ? ? ARGUMENTO 1 0 0 1 0 1 0 0 MÁSCARA 1 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 0 0 0 1 0 MARCA 1 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1

I. El formato horizontal de microinstrucciones requiere de memorias de control más grandes. II. El formato vertical de microinstrucciones tiene las señales de control ya decodificadas. A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

Cuestiones Teóricas :

Conteste únicamente en el espacio disponible debajo del enunciado de la pregunta. Cuestión 1 (0.8 puntos): ¿En qué consisten los sumadores con anticipación del arrastre?

Reducen el retardo producido por la propagación de los arrastres de los SBC’s de menor peso a los

de mayor peso. Para ello generan la entrada de arrastre de la etapa i-ésima directamente a partir

de los bits de entrada de las etapas precedentes (i-1, i-2, ..., 1, 0), sin tener que esperar que el

arrastre se propague a través de dichas etapas.

Cuestión 2 (0.6 puntos): Ventajas de utilizar E/S localizada en memoria frente a E/S aislada de memoria.

Al haber un único espacio de direcciones se pueden utilizar las mismas instrucciones máquina para

acceder a memoria y a los periféricos (es más flexible, puesto que normalmente existen más

instrucciones de referencia a memoria que de E/S). Sólo se necesita un conjunto de señales de

lectura y escritura.

Cuestión 3 (0.6 puntos): Ventajas y desventajas de la multiplexación en el tiempo de las líneas del bus.

Ventajas: se utilizan menos líneas, se ahorra espacio y resulta más económico.

Desventajas: necesidad de una circuitería más compleja y reducción potencial en el rendimiento del

computador.

Problema:

Se desea realizar un circuito combinacional que multiplique dos números binarios, uno de ellos de 3 bits (b2b1b0) y

el otro de 2 bits (a1a0), utilizando para ello módulos de memoria ROM de capacidad 24 palabras x 4 bits/palabra (véase la figura).

A) ¿Cuántos módulos ROM son necesarios? Dibujar el esquema del circuito que se obtiene utilizando los módulos ROM propuestos y, si considera necesario, otros módulos combinacionales. (1,5 puntos).

B) Escribir el contenido de todos los módulos de memoria ROM utilizados en el apartado anterior. Realizar una tabla independiente para cada uno de los módulos y especificar claramente a qué módulo corresponde. (2 puntos).

C) Calcular el % de aprovechamiento de la capacidad total de la memoria y proponer alguna forma de mejorar el resultado. (0,5 puntos). CS ROM 16x4 4 Bus de datos Bus de direcciones 4

Nº Pregunta

Junio 95

(1ª semana)

Junio 95

(2ª semana)

Septiembre 95

1 A A B 2 B C A 3 C B B 4 C B B 5 A B D 6 A D B 7 D D Anulada* 8 A A C 9 C C C 10 B D B *

exámenes del curso 94/95

Problema 95-1: 1ª semana de junio de 1995

Para la Unidad de Procesamiento de la Figura 95-1-1, diseñar la Unidad de

Control que ejecute el siguiente algoritmo:

Si X es impar entonces A←B+C, si no A←B-C

Figura 95-1-1 Unidad de Procesamiento + Unidad de Control Circuito de Control 8 8 8 Bus de Salida Bus de Entrada C X 8 c₁ c₀ c₀ c₁ c₅

•

•

Inicio Fin Reloj Unidad de Procesamiento Unidad de Control Sumador/Restador paralelo 8 B c₂

•

A c₃ c₄ 8 s₀ (= x₀) x_o c₅ 8 8 1 S/R

Para ello, realice los siguientes pasos:

A) Diagrama de flujo del algoritmo. (0.5 puntos.)

B) Descripción de las señales de control de la unidad de procesamiento.

(0.5 puntos.)

C) Diagrama de estados del algoritmo. Acciones tomadas por la Unidad

de Control en cada uno de los estados. (0.5 puntos.)

D) Tabla de estados, asignación (codificación) de los estados y tabla de

transición de estados. (0.5 puntos.)

E) Síntesis de la Unidad de Control, utilizando cualquier procedimiento

de diseño excepto PLA . Describa claramente cada uno de los pasos

que realice. (2 puntos.)

Solución

A) El diagrama de flujo es transcripción directa del algoritmo, tal como se

muestra en la Figura 95-1-2 (ya que no se indica nada al respecto, se ha

supuesto que los registros X, B y C han sido cargados previamente desde el

bus de entrada del sistema).

Figura 95-1-2 Diagrama de flujo del algoritmo

A

←

B+C

A

←

B-C

Si (s

₀

)

No (s

₀

)

X impar

INICIO

B) La descripción de las señales de control de la unidad de procesamiento

de la Figura 95-1-1 se muestra en la Tabla 95-1-1.

C)

Figura 95-1-3 Diagrama de estados

En la Figura 95-1-3 se propone un diagrama con 4 estados para este

algoritmo. (Aunque no se indica nada sobre las señales Inicio y Fin en el

enunciado, se ha preferido incluir un estado S

₀

en el que el sistema permanece

hasta la activación de Inicio. El problema sería igualmente válido si se

Señal

Descripción

c

₀

Cargar X desde el bus de entrada

c

₁

Cargar C desde el bus de entrada

c

₂

Cargar B desde el bus de entrada

c

₃

Cargar A desde el sumador/restador paralelo

c

₄

Transferir A al bus de salida

c

₅

Seleccionar la operación de suma (1) o resta (0)

Tabla 95-1-1 Descripción de las señales de control

S

₀

S

₁

S

₂

S

₃

Inicio

Inicio

s

₀

s

₀

hubiera omitido S

₀

; en este caso, después de S

₂

y S

₃

existiría un estado de

finalización S

₄

.) El sistema permanece en el estado S

₀

hasta que se active la

señal Inicio. En el estado S

₁

se realiza una bifurcación dependiendo del valor

de la señal de condición s

₀

. La operación aritmética correspondiente se

realiza bien en el estado S

₂

, bien en el S

₃

. Finalmente se regresa al estado S

₀

.

Ya que no se indica nada al respecto, el resultado del algoritmo, almacenado

en el registro A, no será transferido al bus de salida del sistema al finalizar.

D) En la Tabla 95-1-3 está representada la tabla de estados (estado

presente, próximo estado en función de las señales de condición y salidas)

correspondiente al diagrama de la Figura 95-1-3. (En adelante, la señal Inicio

se representará como i para simplificar la notación.)

Estado

µ-operación

ejecutada

Señales de

control a

activar

S

₀

NOP

---S

₁

NOP

---S

₂

A

←

B+C

c

₅

,c

₃

S

₃

A

←

B-C

c

₃

Tabla 95-1-2 Acciones tomadas por la Unidad de Control

E. presente

Próximo estado

Salidas

is

₀

is

₀

is

₀

is

₀

c

₅

c

₄

c

₃

c

₂

c

₁

c

₀

S

₀

S

₁

S

₂

S

₃

S

₀

S

₀

S

₀

S

₀

S

₀

S

₀

S

₀

S

₀

S

₀

S

₀

S

₁

S

₁

S

₂

S

₂

S

₃

S

₃

0 0 0 0 0 0

0 0 0 0 0 0

0

0 0 0

0 0 0

0 0

1

1

1

Tabla 95-1-3 Tabla de estados

La Tabla 95-1-4 representa la asignación de los estados. Ya que hay 4

estados, bastarán 2 bits para representarlos. Finalmente, la Tabla 95-1-5

presenta la tabla de transición de estados, que se obtiene directamente de la

Tabla 95-1-3 aplicando la codificación de la Tabla 95-1-4.

Tabla 95-1-5 Tabla de transición de estados

E) Ya que en el apartado anterior se ha calculado la tabla de transición de

estados (Tabla 95-1-5), es fácil a partir de ella calcular las funciones de

excitación de sendos biestables tipo D. Puesto que esta tabla está constituida

por gran cantidad de ceros se puede llegar fácilmente a las expresiones de las

funciones de excitación por simple inspección, sin recurrir a los mapas de

Karnaugh:

A partir de estas expresiones se puede construir la unidad de control que se

Q

₁

Q

₀

S

₀

0

0

S

₁

0

1

S

₂

1

0

S

₃

1

1

Tabla 95-1-4 Asignación de estados

is

₀

is

₀

is

₀

is

₀

c

₅

c

₄

c

₃

c

₂

c

₁

c

₀

Q

₁

(t)Q

₀

(t)

Q

₁

(t+1)Q

₀

(t+1)

Salidas

0

0

0

0

1

1

1

1

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 1

0 1

1 1

1 1

1 0

1 0

0 0 0 0 0 0

0 0 0 0 0 0

0

0 0 0

0 0 0

0 0

1

1

1

muestra en la Figura 95-1-4.

Figura 95-1-4 Esquema de la Unidad de Control

Las señales de control se han obtenido fácilmente con puertas lógicas.

También se pueden obtener con un decodificador binario de 2 entradas y 4

salidas a partir de las señales Q

₁

y Q

₀

.

Nota

Este problema es similar al apartado a) del problema 5-1 propuesto en el

texto básico de teoría y resuelto en el texto básico de problemas.

Problema 95-2: 2ª semana de junio de 1995

D

₀

=

Q

₁

Q

₀

i

+

Q

₁

Q

₀

is

₀

c

₃

=

Q

₁

Q

₀

+

Q

₁

Q

₀

=

Q

₁

D

₁

=

Q

₁

Q

₀

c

₅

=

Q

₁

Q

₀

Q

₁

Q

₁

Q

₀

Q

₀

D

₁

>

D

₀

>

Clear Clear Q₁Q₁Q₀Q₀ s₀ i Reloj c₃ c₅

significado de cada una de sus señales de control. La señal de condición s

₀

se

activa cuando el contenido del registro acumulador (AC) sea igual a cero.

Obtener la secuencia de microoperaciones y las señales de control que hay

que activar para que esta UCP ejecute las siguientes instrucciones,

suponiendo que éstas se encuentran ya almacenadas en el registro de

instrucciones (RI):

Figura 95-2-1 UCP (Unidad de Procesamiento + Unidad de Control)

A) Cargar el acumulador con el contenido de una dirección de memoria.

B) Almacenar el acumulador en una dirección de memoria.

C) Sumar al acumulador un operando con direccionamiento inmediato.

D) Sumar al acumulador un operando con direccionamiento directo.

E) Sumar al acumulador un operando con direccionamiento indirecto.

c₅ c₃ c₂ c₄ c₉ c₈ c₁₀ c₇ c₀ c₁ Memoria RM RD RI CP c₆ • • • • • UAL Acumulador (AC) Unidad de Control c₁₁ c₁₃ c₁₂ Reloj c₀ c₁₃ Señales de condición Entrada 1 s₀ s₀ c15 c₁₄

F) AND con el acumulador de un operando en modo directo.

G) Bifurcar, en modo de direccionamiento directo.

H) Bifurcar si acumulador = 0, en modo de direccionamiento directo.

Señal de

Control Microoperación controlada

c₀ Leer de la memoria c₁ Escribir en la memoria c₂ Transferir el contenido de RM a RD (RD ← (RM)) c₃ Transferir el contenido de CP a RM (RM ← (CP)) c₄ Transferir el contenido de RM a CP (CP ← (RM)) c₅ Transferir el contenido de CP a RD ( RD ← (CP)) c₆ Incrementar en 1 el contenido de CP (CP ← (CP) + 1)

c₇ Transferir el contenido de RM a RI (RI ← (RM))

c₈ Transferir el contenido de RM a la entrada 1 de la UAL

c₉ Transferir el contenido de RM a AC (AC ← (RM))

c₁₀ Transferir el contenido de AC a RM (RM ← (AC))

c₁₁ AC ← (AC) + Entrada 1

c₁₂ AC ← (AC) AND Entrada 1

c₁₃ AC ←( ) (Complementar el contenido de AC)

c₁₄ Transferir el campo de dirección de RI a RD (RD ← (RI(dirección)))

c₁₅ Transferir el campo de datos de RI a RM (RM ← (RI(datos)))

Tabla 95-2-1: Señales de control de la UCP de la Figura 95-2-1 AC

Solución

APARTADO PASO MICROOP. SEÑAL

CONTROL A) 1 2 3 RD ← (RI(Dirección)) RM ← Memoria AC ← (RM) c₁₄ c₀ c₉ B) 1 2 3 RD ← (RI(Dirección)) RM ← (AC) Memoria ← (RM) c₁₄ c₁₀ c₁ C) 1 2 3 RM ← (RI(Datos)) Entrada1 ← (RM) AC ← (AC) + Entrada1 c₁₅ c₈ c₁₁ D) 1 2 3 4 RD ← (RI(Dirección)) RM ← Memoria Entrada1 ← (RM) AC ← (AC) + Entrada1 c₁₄ c₀ c₈ c₁₁ E) 1 2 3 4 5 6 RD ← (RI(Dirección)) RM ← Memoria RD ← (RM) RM ← Memoria Entrada1 ← (RM) AC ← (AC) + Entrada1 c₁₄ c₀ c₂ c₀ c₈ c₁₁ F) 1 2 3 4 RD ← (RI(Dirección)) RM ← Memoria Entrada1 ← (RM)

AC ← (AC) AND Entrada1

c₁₄ c₀ c₈ c₁₂ G) 1 2 3 RD ← (RI(Dirección)) RM ← Memoria CP ← (RM) c₁₄ c₀ c₄ H) 1 2 3 RD ← (RI(Dirección)) RM ← Memoria Si s₀ = 1 CP ← (RM) c₁₄ c₀ c₄

Nota

Este problema es similar al problema 6-2 propuesto en el texto básico de

teoría y resuelto en el texto básico de problemas.

Problema 95-3: Septiembre de 1995

Se desea realizar un circuito combinacional que multiplique dos números

binarios, uno de ellos de 3 bits (b

₂

b

₁

b

₀

) y el otro de 2 bits (a

₁

a

₀

), utilizando

para ello módulos de memoria ROM de capacidad 2

4

palabras

×

4

bits/palabra (véase la Figura 95-3-1).

Figura 95-3-1 Módulo de memoria ROM a utilizar

A) ¿Cuántos módulos ROM son necesarios? Dibujar el esquema del

circuito que se obtiene utilizando los módulos ROM propuestos y, si

considera necesario, otros módulos combinacionales. (1.5 puntos.)

B) Escribir el contenido de todos los módulos de memoria ROM

utilizados en el apartado anterior. Realizar una tabla independiente

para cada uno de los módulos y especificar claramente a qué módulo

corresponde. (2 puntos.)

C) Calcular el % de aprovechamiento de la capacidad total de la

memoria y proponer alguna forma de mejorar el resultado. (0.5

puntos.)

Solución

ROM

16

×4

CS

Selección de circuito Bus de datos Bus de direcciones 4 4

A) El resultado de multiplicar un número binario de 3 bits por otro de 2 bits

va a producir como resultado un número binario de 5 bits. La tabla de

multiplicar estos dos números tendrá 32 (= 2

3

×

2

2

) entradas, por lo que haría

falta una memoria ROM de 32 palabras

×

5 bits/palabra para poder

almacenarla. Ya que únicamente se dispone de módulos de memoria de 16

palabras

×

4 bits/palabra habrá que utilizar 4 de estos módulos, dispuestos tal

como se muestra en la Figura 95-3-2.

Figura 95-3-2 Circuito multiplicador utilizando los módulos propuestos

De las 32 palabras de 5 bits, cada una de ellas tendrá 4 bits almacenados en

un módulo y el bit restante en otro de los módulos (3 bits por cada palabra de

este módulo no serán utilizados). Existen varias posibilidades a la hora de

decidir qué bits se almacenan en cada módulo, pero una vez escogida una de

ROM

16

×4

CS

ROM

16

×4

CS

ROM

16

×4

CS

ROM

16

×4

CS

Módulo 2

Módulo 1

Módulo 3

Módulo 4

b

₁

b

₀

a

₁

a

₀

b

₂

p

4

p

4

p

3

p

2

p

1

p

0

p

₃

p

₂

p

₁

p

₀

p

₃

p

₂

p

₁

p

₀

p

₄

b

₂

ellas habrá que ser coherente con la misma. Sean los 5 bits del producto

p

₄

p

₃

p

₂

p

₁

p

₀

. En adelante supondremos que los 4 bits menos significativos

(p

₃

p

₂

p

₁

p

₀

) se almacenan en los módulos de la derecha de la Figura 95-3-2

(módulos 2 y 4) y que p

₄

se almacena en los módulos de la izquierda

(módulos 1 y 3).

El producto de b

₂

b

₁

b

₀

por a

₁

a

₀

se encontrará almacenado en la dirección

b

₂

b

₁

b

₀

a

₁

a

₀

. Así, por ejemplo, el producto de 101 por 01 estará en la dirección

de memoria 10101.

La selección de los módulos de arriba o de abajo se puede realizar

utilizando como señal de selección b

₂

(complementada, ya que CS utiliza

lógica negativa). De esta manera, los productos 0b

₁

b

₀

a

₁

a

₀

se almacenarán en

los módulos 1 y 2, y los productos 1b

₁

b

₀

a

₁

a

₀

en los módulos 3 y 4.

B) A la vista de cómo se ha organizado la información en la ROM en el

apartado A) es fácil escribir el contenido de cada uno de los módulos de

memoria. En primer lugar, considérese la Tabla 95-3-1, en la que se muestran

todos los productos posibles.

b

₂

b

₁

b

₀

a

₁

a

₀

p

₄

p

₃

p

₂

p

₁

p

₀

000

00

01

10

11

00000

00000

00000

00000

001

00

01

10

11

00000

00001

00010

00011

A partir de aquí es posible distribuir la información de acuerdo a las reglas

que se han fijado en A), con lo que resulta la siguiente distribución por

módulos de ROM (Tabla 95-3-2).

C) Como se puede apreciar en la Tabla 95-3-2, los módulos 1 y 3 se

010

00

01

10

11

00000

00010

00100

00110

011

00

01

10

11

00000

00011

00110

01001

100

00

01

10

11

00000

00100

01000

01100

101

00

01

10

11

00000

00101

01010

01111

110

00

01

10

11

00000

00110

01100

10010

111

00

01

10

11

00000

00111

01110

10101

b

₂

b

₁

b

₀

a

₁

a

₀

p

₄

p

₃

p

₂

p

₁

p

₀

encuentran muy desaprovechados, mientras que los 2 y 4 están al 100% de su

capacidad. La capacidad total del sistema de memoria que se ha diseñado es

de 16

×

4

×

4 = 256 bits. De ellos únicamente se han aprovechado (2

×

16

×

4)

+ (2

×

16) = 160 bits. Es decir, el % de aprovechamiento de este sistema es del

160 / 256

×

100 = 62.5%

Existen varias soluciones para mejorar el aprovechamiento del sistema. La

primera y más evidente sería utilizar un módulo de memoria de 32 palabras

×

5 bits/palabra. Esta solución está condicionada a la existencia de módulos de

estas características en el mercado.

Existe una segunda solución que utiliza módulos de 16 palabras

×

4

bits/palabra en la que se consigue un aprovechamiento del 100%. Basta con

Dir.

Módulo 1

xxxp

₄

Módulo 2

p

₃

p

₂

p

₁

p

₀

Módulo 3

xxxp

₄

Módulo 4

p

₃

p

₂

p

₁

p

₀

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

0000

0000

0000

0000

0000

0001

0010

0011

0000

0010

0100

0110

0000

0011

0110

1001

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx0

xxx1

xxx0

xxx0

xxx0

xxx1

0000

0100

1000

1100

0000

0101

1010

1111

0000

0110

1100

0010

0000

0111

1110

0101

Tabla 95-3-2 Contenido de los distintos módulos de memoria (en los módulos 1 y 3 “x”

fijarse en que p

₄

es siempre 0 salvo en dos ocasiones. Por tanto se pueden

utilizar dos módulos de ROM para almacenar p

₃

p

₂

p

₁

p

₀

, a la manera en que se

ha venido realizando, y utilizar puertas lógicas para generar p

₄

.

Por simple inspección de la Tabla 95-3-1 se comprueba que p

₄

es

únicamente 1 en los productos 110

×

11 y 111

×

11. Es decir, la expresión

lógica de p

₄

será

p

₄

= b

₂

b

₁

b

₀

a

₁

a

₀

+ b

₂

b

₁

b

₀

a

₁

a

₀

= b

₂

b

₁

a

₁

a

₀

que se puede generar fácilmente con una puerta AND de cuatro entradas.

Nota

Este problema es similar al problema 4-20 propuesto en el texto básico de

teoría y resuelto en el texto básico de problemas.

Tipo de Examen : A - Tiempo: 2 horas. NO SE PERMITE EL USO DE NINGÚN MATERIAL.

Apellidos: ____________________________________________ Nombre: ______________________ DNI: ______________ Centro Asociado en el que está MATRICULADO: _________________________ Especialidad: _____________________ INSTRUCCIONES: Complete sus datos personales en la cabecera de esta hoja, y ENTRÉGUELA OBLIGATORIAMENTE con

el resto de hojas de su examen. Cualquier examen que no venga acompañado de esta hoja de enunciados no será corregido. La puntuación del examen es la siguiente: el test vale 4 puntos, las cuestiones teóricas 2 puntos y el problema 4 puntos. Las respuestas correctas del test puntúan 0.4 puntos y las respuestas erróneas del test descuentan 0.1 puntos. El test es eliminatorio, debiendo obtener una calificación mínima de 2 puntos para superarlo.

Test :

Conteste exclusivamente en una HOJA DE LECTURA ÓPTICA, no olvidando marcar que su tipo de examen es A. 1.- En una arquitectura de Von Neumann, la Unidad de Memoria:

A) Sólo puede intercambiar datos con la UAL de la UCP.

B) Puede contener tanto datos como instrucciones, dependiendo dicha interpretación de quien recibe la información. C) Se comunica con la UCP mediante interrupciones.

D) Es de acceso secuencial.

2.- En el ciclo de instrucción de un ordenador:

A) La fase de ejecución requiere la decodificación previa de la instrucción.

B) En la fase de búsqueda se utiliza el registro CP para almacenar en él la instrucción seleccionada. C) Siempre tiene como resultado el incremento en una unidad del contador de programa.

D) El ciclo de interrupción permite a la UCP generar una interrupción para acceder a la memoria.

3.- Un sistema jerárquico de memoria tiene una memoria caché de 256 palabras con un tiempo de acceso de 10 nseg, y una memoria

principal de 1024 Kpalabras con un tiempo de acceso de 100 nseg. Si la tasa de acierto de la caché es del 90%, ¿cuál será el tiempo de acceso medio del conjunto?

A) 20 nseg B) 12 nseg C) 19 nseg D) Ninguna de las anteriores

4.- Las memorias de almacenamiento dinámico:

A) Son de lectura destructiva.

B) Deben ser refrescadas cada cierto tiempo debido a que la información que contienen se va deteriorando con el tiempo. C) Tienen una menor capacidad que sus equivalentes estáticas.

D) Son memorias no volátiles.

5.- En la entrada/salida (E/S) controlada por programa:

A) El bucle de espera disminuye la velocidad de transferencia de los datos desde el periférico a la UCP. B) Es responsabilidad de la UCP comprobar periódicamente el estado del controlador de E/S.

C) El programa almacenado en el controlador de DMA se hace cargo de la transferencia de datos. D) Ninguna de las respuestas anteriores es cierta.

6.- Se dispone de un computador que funciona a una velocidad de 108 ciclos por segundo y en el que, en promedio, una instrucción emplea 10 ciclos máquina y cada operación de lectura o escritura de memoria tarda 5 ciclos máquina. Determinar la máxima velocidad de transferencia de datos si en este sistema se emplea DMA con estrategia de transferencia por ráfagas.

A) 107 palabras/seg. B) 2 × 107 palabras/seg. C) 6.66 × 106 palabras/seg. D) Ninguna de las anteriores.

7.- Para multiplicar dos números binarios sin signo de 2 y 3 bits, respectivamente, se podría utilizar, por ejemplo:

I. Una memoria ROM de 25 palabras con 4 bits por palabra. II. 6 puertas AND y 3 sumadores binarios completos (SBC).

A) I: sí, II: sí. B) I: sí, II: no. C) I: no, II: sí. D) I: no, II: no.

8.- El producto de dos números, x e y, de n dígitos cada uno en base B, tiene un máximo de:

A) n dígitos. B) n+1 dígitos. C) 2n dígitos. D) 2n+1 dígitos.

9.- Indique si las siguientes afirmaciones son verdaderas:

I. Las señales de condición son salidas de la Unidad de Control (UC) que se utilizan por la Unidad de Procesamiento (UP) para determinar señales de control condicionales o secuencias alternativas.

II. Las señales de control son salidas de la Unidad de Procesamiento (UP) de acuerdo a un algoritmo que describe la operación deseada.