ÍNDICE DEL PROYECTO DOCUMENTO 1: MEMORIA Especificación PRIME Implementación del sistema Validación del sistema...

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(1)UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. ÍNDICE DEL PROYECTO. ÍNDICE DEL PROYECTO. RESUMEN DEL PROYECTO ..................................................................................... II PROJECT ABSTRACT............................................................................................... II DOCUMENTO 1: MEMORIA............................................................................ 3 Parte I. Memoria ..................................................................................................... 12. Capítulo 1. Introducción .................................................................................................. 13. Capítulo 2. Especificación PRIME .................................................................................. 20. Capítulo 3. Implementación del sistema .......................................................................... 53. Capítulo 4. Validación del sistema ................................................................................ 104. Capítulo 5. Conclusiones ............................................................................................... 120. Capítulo 6. Futuros desarrollos ...................................................................................... 121. Bibliografía ......................................................................................................................... 123. Parte II Estudio económico................................................................................... 125 Capítulo 1. Parte III. Estudio económico ...................................................................................... 126. Anexos .................................................................................................. 128. Anexo 1: Restoring Division ............................................................................................... 129. DOCUMENTO 2: PLIEGO DE CONDICIONES ......................................... 131 Capítulo 1. Pliego de Condiciones Generales y económicas ......................................... 133. Capítulo 2. Pliego de Condiciones Técnicas y Particulares ........................................... 136. DOCUMENTO 3: PRESUPUESTO ECONÓMICO ..................................... 138 Capítulo 1. Coste de ingeniería ...................................................................................... 140. Capítulo 2. Coste de Materiales ..................................................................................... 143. Capítulo 3. Coste total del proyecto ............................................................................... 145. I.

(2) Autorizada la entrega del proyecto:. Implementación Hardware de un Transmisor/Receptor para comunicaciones mediante PLC según PRIME. Realizado por. Alfonso Sánchez Pérez Dirigido por. Javier Matanza Domingo Dr. Carlos Rodríguez-Morcillo García. Vº Bº del Director del. Vº Bº del Coordinador de. proyecto. proyectos. Firmado: Alfonso Sánchez. Firmado: Javier Matanza. Firmado: Álvaro Sánchez. Pérez. Domingo. Miralles. Fecha: ……/…………/……. Fecha: ……/…………/……. Fecha: ……/…………/…….

(3) “A mis padres por su ánimo y apoyo constante e incondicional”.

(4) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO INDUSTRIAL. RESUMEN DEL PROYECTO. RESUMEN DEL PROYECTO Muchos países del mundo están presionando a sus compañías de servicios para reducir sus costes de operación y cambiar a políticas de más ahorro energético, mientras proporcionan más servicios a sus clientes. El fin de la AMI (Advanced Metering Infrastructure) es ayudar a conseguir este objetivo, para alcanzar dicho objetivo se ha pensado en una nueva generación de contadores de electricidad, los Smart Meters. La gran diferencia con la versión antigua es su capacidad de almacenar datos medidos en un periodo de tiempo dado y transmitirlos por sí mismos. Además, gracias a las estadísticas de consumo de electricidad será posible analizar y optimizar su uso, aunque, para hacer esto posible, se debe garantizar un mecanismo rápido de realimentación. Para dar solución a esto se han estudiado varías soluciones de las cuales las que más ventajas presenta son las comunicaciones PLC. El objeto de este proyecto es llevar a cabo la implementación de la capa física del estándar PRIME. Este protocolo de comunicaciones ha sido desarrollado por una de las empresas líderes del sector eléctrico en España, Iberdrola. El conjunto de la capa física está formada por un transmisor y un receptor, que a su vez está compuesto por una etapa de codificación y otra de modulación en el caso del transmisor y por una etapa de decodificación y de demodulación en el caso del receptor. Debido a las características del canal el estándar incluye un tipo de mecanismo de corrección de errores que permite su corrección en el receptor sin retransmisión de la información original. Dicho mecanismo es conocido el mundo de las comunicaciones digitales como codificación FEC (Forward Error Correction). Por otro lado es necesaria una técnica de modulación que utilice eficientemente el ancho de banda disponible dentro de la banda CENELEC. Para esto PRIME promueve el uso de la modulación OFDM (Orthogonal Frecuency Division Multiplexing) que soporta una velocidad de datos de hasta 33,4Kbps. Durante los siguientes capítulos se abordará el estudio de los bloques que integran el sistema de comunicación PLC, su implementación en lenguaje de descripción hardware (VHDL) y por último las técnicas de validación empleadas. II.

(5) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. PROJECT ABSTRACT. PROJECT ABSTRACT Many countries in the world are pressing their utility companies to reduce their operation costs and change to more energy-save policies, while they provide more services to their clients. The end of the AMI (Advanced Metering Infrastructure) is to help to achieve this objective, to reach it there are a new generation of electricity meters, the Smart Meters. The difference between the old version is their capacity to store data measured in a given period of time and transmit that data by their own. In addition, thanks to the electricity consumption statistics, it will be possible to analyze and optimize its use, although, to make this possible, it must be guaranteed a fast feedback mechanism. To give a solution to that, several solutions have been studied. The ones with more advantages are PLC communications. The aim of this Project is to develope the implementation of the Physical Layer of the PRIME. This communications protocol has been developed by one of the leading companies in the electricity sector in Spain, Iberdrola. The set of the physical layer consists in a trasnmitter and a receiver. The transmitter is composed of an encoding stage and another one of modulation. The receiver is composed of a decoding stage and another one of demodulation. Due to the channel characteristics, the standard includes an error correction mechanism that allows its correction in the receiver without the retransmission of the original information. This mechanism is known as FEC (Forward Error Correction) in the communications world. On the other hand, it is necessary a modulation technique that efficiently uses the available bandwidth inside the CENELEC band. To achieve this, PRIME promotes the uso of OFDM (Orthogonal Frecuency Division Multiplexing) modulation, which reaches a data speed up to 33,4kbps. During the next chapters the blocks that integrate the PLC communications system will be explained, as well as its implementation in hardware description language (VHDL) and finally the validation techniques used.. II.

(6) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. DOCUMENTO 1: MEMORIA. 3.

(7) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Índice de la memoria Parte I. Memoria ........................................................................................ 12. Capítulo 1. Introducción ................................................................................. 13. 1.1. Motivación del proyecto ................................................................................ 13. 1.2. Estudio de las tecnologías existentes ............................................................ 15. 1.3. Objetivos......................................................................................................... 17. 1.4. Metodología de trabajo ................................................................................. 18. 1.5. Recursos empleados ...................................................................................... 19. Capítulo 2. Especificación PRIME ................................................................. 20. 2.1. Descripción general ....................................................................................... 20. 2.2. Parámetros fundamentales del sistema de comunicaciones....................... 24. 2.3. Estructura de la trama .................................................................................. 27. 2.4. Descripción detallada del FEC Encoder..................................................... 31. 2.4.1 CRC.............................................................................................................................. 32 2.4.2 Convolutional ............................................................................................................... 33 2.4.3 Viterbi .......................................................................................................................... 36 2.4.4 Scrambler ..................................................................................................................... 42 2.4.5 Interleaver .................................................................................................................... 43. 2.5. Descripción detallada de la modulación ...................................................... 45. 2.5.1 Modulador DBPSK, DQPSK y D8PSK ....................................................................... 46 2.5.2 Modulador OFDM ....................................................................................................... 48. Capítulo 3. Implementación del sistema ......................................................... 53. 3.1. Avalon Interface ............................................................................................ 53. 3.2. CRC ................................................................................................................ 58. 3.3. Convolutional ................................................................................................. 61. 3.4. Viterbi ............................................................................................................. 64. 3.5. Scrambler ....................................................................................................... 68. 4.

(8) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria 3.6. Interleaver ...................................................................................................... 70. 3.7. Modulador – Demodulador .......................................................................... 77. 3.8. IFFT – FFT .................................................................................................... 83. Capítulo 4. Validación del sistema ................................................................ 104. 4.1. Validación de la Etapa de Codificación ..................................................... 104. 4.2. Validación de la Etapa de Modulación ...................................................... 113. Capítulo 5. Conclusiones ............................................................................... 120. Capítulo 6. Futuros desarrollos .................................................................... 121. Bibliografía 123 Parte II. Estudio económico...................................................................... 125. Capítulo 1. Estudio económico...................................................................... 126. Parte III. Anexos ......................................................................................... 128. Anexo 1: Restoring Division .............................................................................. 129 Capítulo 1. Pliego de Condiciones Generales y económicas........................ 133. 1.1. Condiciones Generales ................................................................................ 133. 1.2. Condiciones Económicas ............................................................................. 135. Capítulo 2. Pliego de Condiciones Técnicas y Particulares ......................... 136. 2.1. Equipo Informático ..................................................................................... 136. 2.2. Sistemas de Radiofrecuencia ...................................................................... 136. 2.3. Normas de Calidad ...................................................................................... 137. 2.4. Normas de Seguridad e Higiene ................................................................. 137. 2.5. Vida Útil del Producto ................................................................................ 137. 2.6. Otros Criterios de Diseño ........................................................................... 137. Capítulo 1 1.1. Coste de ingeniería ..................................................................... 140. Introducción ................................................................................................. 140. 5.

(9) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria 1.2. Investigación ................................................................................................ 140. 1.3. Desarrollo del sistema ................................................................................. 141. 1.4. Validación del sistema ................................................................................. 141. 1.5. Coste total de ingeniería.............................................................................. 142. Capítulo 2. Coste de Materiales..................................................................... 143. 2.1. Introducción ................................................................................................. 143. 2.2. Coste de software ......................................................................................... 143. 2.3. Coste de equipo ............................................................................................ 144. 2.4. Coste total del material ............................................................................... 144. Capítulo 3. Coste total del proyecto ............................................................... 145. 6.

(10) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Índice de figuras. Figura 1 Escenario PRIME [2] .............................................................................. 21 Figura 2 Diagrama de bloques de un transceptor PRIME ..................................... 22 Figura 3 Espectro PRIME. Las frecuencias son aproximadas [1]. ........................ 24 Figura 4 PPDU de los símbolos OFDM y su duración [2].................................... 27 Figura 5 Localización de las subportadoras de datos y las piloto [2].................... 28 Figura 6 Localización de las subportadoras de datos y las piloto dentro de la cabecera [2]. .......................................................................................................... 29 Figura 7 Cabecera y mensaje (bits transmitidos antes de la codificación)[2]. ...... 29 Figura 8 Esquema utilizado para generar un CRC de 8 bits [3]. ........................... 33 Figura 9 Codificador Convolucional [13] ............................................................. 35 Figura 10 Diagrama de bloques de un decodificador de Viterbi [21] .................. 37 Figura 11 Unidad de Traceback para un decodificador de Viterbi [21] ............... 40 Figura 12 Scrambler [13] ..................................................................................... 43 Figura 13 Diagrama funcional del Interleaver ..................................................... 45 Figura 14 Mapeo para DBPSK, DQPSK Y D8PSK [2]. ....................................... 46 Figura 15 Esquema de modulación FDM [4]. ....................................................... 49 Figura 16 Combinación de la modulación FDM y la propiedad de la Ortogonalidad [4]. ................................................................................................. 50 Figura 17 a) Técnica multiportadora convencional b) Modulación con portadoras ortogonales [4]. ...................................................................................................... 51 Figura 18 Mapeo de las subportadoras [2]. ........................................................... 52 Figura 19 Aplicación típica de la interfaz Avalon-ST [24] .................................. 55 Figura 20 Señales de la interfaz Avalon-ST ......................................................... 56 Figura 21 Datagrama típico de las señales de la interfaz Avalon-ST [24] ........... 58. 7.

(11) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Figura 22 Símbolo del bloque de CRC. ................................................................ 58 Figura 23 Esquema del codificador CRC. ............................................................. 60 Figura 24 Símbolo del codificador Convolucional .............................................. 61 Figura 25 Esquema del codificador Convolucional ............................................. 62 Figura 26 Diagrama de estados del control del codificador Convolucional ........ 63 Figura 27 Símbolo del decodificador de Viterbi .................................................. 64 Figura 28 Esquema del decodificador de Viterbi ................................................. 65 Figura 29 Diagrama de estados del control del decodificador de Viterbi ............ 68 Figura 30 Símbolo del Scrambler ......................................................................... 69 Figura 31 Símbolo del Interleaver ........................................................................ 70 Figura 32 Matriz de intercalado para el FCH ....................................................... 72 Figura 33 Matriz de intercalado para la modulación DBPSK ............................. 72 Figura 34 Matriz de intercalado para la modulación DQPSK.............................. 73 Figura 35 Esquema del Interleaver ....................................................................... 74 Figura 36 Esquema de control del Interleaver...................................................... 76 Figura 37 Diagrama de estados del control del Interleaver .................................. 76 Figura 38 Bloque del Modulador PSK. ................................................................. 77 Figura 39 Esquema del Modulador. ...................................................................... 78 Figura 40 Bloque del demodulador PSK. .............................................................. 80 Figura 41 Diagrama de bloques del Demodulador PSK. ...................................... 81 Figura 42 Explicación de lo que hace el bloque “to_1st_quad”............................ 82 Figura 43 Bloque del modulador OFDM. ............................................................. 83 Figura 44 Esquema del Modulador OFDM. .......................................................... 85 Figura 45 Transformación que realiza la IFFT. .................................................... 86 Figura 46 Distribución de las 96 subportadoras en las posiciones de la IFFT. ..... 87 Figura 47 Bloque del control de la IFFT. .............................................................. 88 Figura 48 Diagrama de bloques del control de la IFFT. ....................................... 89. 8.

(12) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Figura 49 Bloque del Control que gestiona las posiciones de las subportadoras. . 91 Figura 50 Diagrama de estados del control que organiza las posiciones de las 96 subportadoras......................................................................................................... 92 Figura 51 Esquema de la ganacia unitaria [8]. ...................................................... 93 Figura 52 Bloque que realiza la normalización en la IFFT. .................................. 94 Figura 53 Bloque del demodulador OFDM. ......................................................... 95 Figura 54 Esquema del demodulador OFDM. ...................................................... 97 Figura 55 Bloque de la Normalización de la FFT. ................................................ 97 Figura 56 Bloque de control y organización de los datos de la FFT. .................... 98 Figura 57 Diagrama de bloques del Control y Organización de datos de la FFT. ............................................................................................................................. 100 Figura 58 Bloque del control que recoge las 96 subportadoras de interés en la FFT. ..................................................................................................................... 101 Figura 59 Diagrama de estados del control que organiza los datos en la FFT. ... 103 Figura 60 Esquema para la validación. ............................................................... 105 Figura 61 Datagrama de un paquete. .................................................................. 106 Figura 62 Validación de un paquete ................................................................... 107 Figura 63 Validación de varios paquetes ........................................................... 108 Figura 64 Validación del codificador convolucional. ........................................ 108 Figura 65 Datagrama del funcionamiento del Interleaver .................................. 109 Figura 66 Validación del bloque del Interleaver ................................................ 110 Figura 67 Datagrama del funcionamiento del decodificador de Viterbi ............ 111 Figura 68 Validación del decodificador de Viterbi ............................................ 112 Figura 69 Esquema del procedimiento utilizado para la validación del modulador. ............................................................................................................................. 113 Figura 70 Datagrama del conjunto Modulador-Demodulador. ........................... 115 Figura 71 Parte real del espectro construido para la modulación OFDM. .......... 116 Figura 72 Parte imaginaria del espectro construido para la modulación OFDM.117 9.

(13) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Figura 73 Partes real e imaginaria de la entrada al modulador OFDM. .............. 117 Figura 74 Señal en el tiempo que se envía al receptor. ....................................... 118 Figura 75 Fases de los datos de entrada. ............................................................. 118 Figura 76 Comparación de las fases a la entrada y a la salida. ........................... 119 Figura 77 Esquema del procedimiento para calcular el cociente entre dos palabras binarias en complemento a 2. .............................................................................. 130. 10.

(14) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Índice de tablas. Tabla 1 Parámetros fundamentales de la especificación PRIME [2]. ................... 26 Tabla 2 Parámetros PRIME que dependen del tipo de modulación [2]. ............... 26 Tabla 3 Parámetros PRIME para la cabecera [2]. ................................................. 27 Tabla 4 Codificación de la fiabilidad de la información recibida [22] ................ 38 Tabla 5 Número de bits para cada símbolo según el tipo de modulación. ............ 46 Tabla 6 Módulo y fase para cada símbolo según la modulación........................... 47 Tabla 7 Entradas al bloque lógico XOR ............................................................... 63 Tabla 8 Parámetros de configuración del decodificador de Viterbi. .................... 67 Tabla 9 Parámetros para la configuración de la IFFT. .......................................... 87 Tabla 10 Valores máximos y mínimos de los exponentes según N [8]. ............... 95 Tabla 11 Desglose del coste económico de investigación .................................. 140 Tabla 12 Coste del desarrollo del sistema ........................................................... 141 Tabla 13 Desglose del coste económico de validación del sistema .................... 142 Tabla 14 Desglose del coste total de ingeniería .................................................. 142 Tabla 15 Desglose del coste de software............................................................. 143 Tabla 16 Desglose del coste del equipo utilizado ............................................... 144 Tabla 17 Coste total del material ......................................................................... 144 Tabla 18 Coste total del proyecto ........................................................................ 145. 11.

(15) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Parte I MEMORIA. 12.

(16) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Capítulo 1 INTRODUCCIÓN En este capítulo se comenzará explicando la motivación del proyecto, porqué este proyecto resulta interesante. A continuación se hará un breve repaso a las tecnologías existentes relacionadas con lo desarrollado aquí. El siguiente apartado aborda los objetivos principales de este proyecto. Finalmente se explicará la metodología de trabajo llevada a cabo y los recursos empleados para el desarrollo del mismo.. 1.1 MOTIVACIÓN DEL PROYECTO. Una. SmartGrid. entrega. electricidad. e. información. desde. los. suministradores hasta los consumidores mediante técnicas de comunicación digital. Este intercambio de información se encuentra enfocado tanto al control de electrodomésticos en los domicilios particulares como al ahorro energético y un aumento de la eficiencia y robustez de la red. Una de las soluciones más debatidas para abordar la implantación de esta red es el PLC (Power Line Communitation). Es decir, hacer uso de la infraestructura de cableado existente para las redes de energía para inyectar a través de ellas señales relativas a la gestión de la SmartGrid. PRIME (Power Related Intelligent Metering Evolution) se trata de una solución abierta y no propietaria impulsada por Iberdrola para realizar las funciones de AMM (Advanced Metering Management). Se basa en la técnica de OFDM para transmitir a través de los cables de potencia utilizando la banda reservada CENELEC-A.. 13.

(17) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Muchos países del mundo están presionando a sus compañías de servicios para reducir sus costes de operación y cambiar a políticas de más ahorro energético, mientras proporcionan más servicios a sus clientes. El fin de la AMI (Advanced Metering Infrastructure) es ayudar a conseguir este objetivo. Esto permite monitorizar el uso de energía, una mejora en la eficiencia de los servicios, e intercambio de información que debería ayudar en el ahorro de energía. Hay varios estándares internacionales tratando de implementar esta idea, de todas formas, la mayoría de ellos son soluciones propietarias. Esto muestra que las ideas actuales no cubren todo el espectro de necesidades. Los Smart Meters son la próxima generación de contadores de electricidad o gas. La gran diferencia con la versión antigua es su capacidad de almacenar datos medidos en un periodo de tiempo dado y transmitirlos por sí mismos. Además, gracias a las estadísticas de consumo de electricidad que, en un futuro, estos contadores podrán suministrar, los clientes tendrán una mejor comprensión de los gastos de electricidad. Será posible analizar y optimizar su uso, aunque, para hacer esto posible, se debe garantizar un mecanismo rápido de realimentación. Los distribuidores también se aprovecharán de este beneficio ya que no tendrán esforzarse tanto en los picos altos del proceso de generación de electricidad. Todos los requisitos que se necesitan para smart metering han sido expuestos durante la última década, lo que ha llevado al desarrollo de varias técnicas de transmisión de datos. Italia es el primer país con una completa integración de smart meters; llevada a cabo por la compañía ENEL. Sin embargo, el progreso del resto de países no ha sido tan rápido. España tiene un plan para realizar una instalación completa de smart meters para el 31 de Diciembre de 2018. Sin embargo, los países europeos no son los únicos que se preocupan por los smart meters. Tanto la administración de U.S.A. como KEPCO, una compañía de servicios de Korea, han realizado grandes inversiones en este tema.. 14.

(18) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Power Line Communication (PLC) ha sido utilizado durante algunas décadas, pero una variedad de nuevos servicios y aplicaciones requieren mayor fiabilidad y mayores velocidades de datos. Sin embargo, el canal de línea eléctrica es muy hostil. Las características del canal y los parámetros varían con la frecuencia, el lugar, la hora y el tipo de equipos conectados a él. Las regiones de baja frecuencia de 10kHz a 200kHz son especialmente susceptibles a las interferencias. OFDM es una técnica de modulación que utiliza eficientemente el ancho de banda disponible en la banda CENELEC, lo que permite el uso de avanzadas técnicas de codificación de canal. Esta combinación ofrece una comunicación muy robusta en presencia de interferencia de banda estrecha, ruido impulsivo y atenuación en frecuencia.. 1.2 ESTUDIO DE LAS TECNOLOGÍAS EXISTENTES. Como ya se ha comentado, Italia ya posee una completa integración con Smart Meters. Pero en el resto de países todavía está en desarrollo y hay muchos estándares internacionales implementando esta idea, aunque, la mayoría de ellos son soluciones propietarias. Sin embargo la solución a desarrollar en este proyecto, PRIME, es un estándar abierto y no propietario. El estudio del estado de esta tecnología se puede evaluar desde distintos puntos de vista, en un sentido amplio podríamos hablar de la aplicación directa de este estándar que es, como se comentó anteriormente, lo que se conoce como Smart Grids (Redes inteligentes). Mientras que si se concretara más, se podría enfocar el estudio de este estándar como una comunicación PLC, las cuales ya están implementadas y validadas no para esta aplicación concreta pero si para un entorno doméstico. Incluso se pueden encontrar módulos comerciales destinados a este tipo de comunicaciones, por ejemplo, para domótica.. 15.

(19) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria En lo que a Smart Grids se refiere se han estudiado distintas soluciones cada una de ellas con distintas ventajas y desventajas. Empezando por los medios inalámbricos, a continuación se listan algunos: •. IEEE 802.15.1 (Bluetooth).. Protocolo inalámbrico abierto para intercambio de datos a cortas distancias para dispositivos fijos y móviles. Pensado para dispositivos de bajo consumo basados en transmisores de bajo coste.. •. IEEE 802.15.4 (ZigBee).. Tecnología inalámbrica parecida al Bluetooth, pero de bajo coste y bajo consumo. Es útil cuando los dispositivos deben estar alimentados por una batería.. •. IEEE 802.11 (WLAN/WiFi).. Trabajan en la ventana de frecuencias de 2.4 – 5 GHz. Debido a la gran aceptación social que esta tecnología ha tenido en los últimos años, puede ser una solucción atractiva para las aplicaciones de Smart Meterting.. •. IEEE 802.16 (WiMAX).. Diseñado para soportar redes punto a punto o multipunto de hasta 72Mbps. El alcance de esta tecnología puede llegar hasta los 50 km en la línea de visión usando antenas omnidireccionales. Tanto el coste como el rendimiento son excesivos para esta aplicación.. •. 2G/2.5G/3G GSM/GPRS/EDGE/UMTS.. Ya que la cobertura de los operadores móviles en Europa está cerca del 100%, puede ser una solución para Smart Metering. El inconveniente es que estas tecnologías tienen problemas para llegar a los sotanos de las casas, que es donde normalmente están los contadores.. 16.

(20) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria •. Comunicaciones vía Satélite.. Puede ser una solución para zonas donde la infraestructura terrestre no está del todo disponible.. •. Comunicaciones de banda estrecha sobre lineas telefónicas.. Se podría hacer una conexión entre el contador y el centro usando telefonía analógica y redes RDSI. Se podría llegar a 56 kbps para líneas analógicas y a 128 kbps para transmisión digital. •. xDSL.. Es una técnica de transmisión analógica de información digital utilizando un espectro superior al dedicado para la voz, consiguiendo un ancho de banda asimétrico de algo más de 1MHz.. •. Power Line Communications (PLC).. Con esta solución, cada contador necesitaría únicamente un módem PLC. Parece ser la tecnología más fuerte para Smart Metering ya que utiliza la infraestructura ya disponible que alcanza los lugares donde la electricidad está disponible.. 1.3 OBJETIVOS. El objetivo principal del proyecto es el desarrollo de un módulo hardware que cumpla con la especificación PRIME. Para completar este desarrollo se complementarán con los siguientes objetivos secundarios: 1.- Estudio y especificación.. 17.

(21) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria 1.1.- Estudio y comprensión de la especificación PRIME a nivel teórico. 1.2.- Estudio y comprensión de las herramientas de diseño Quartus II y ModelSim y la metodología de diseño para FPGA’s. 2.- Implementación. 2.1.- Especificación y desarrollo de los diferentes submódulos PRIME. 2.2.- Integración de los módulos anteriormente desarrollados. 3.- Validación 3.1.- Análisis y evaluación de los resultados.. 1.4 METODOLOGÍA DE TRABAJO. Para alcanzar los objetivos del proyecto se ha propuesto la siguiente metodología de trabajo: -. Teoría PRIME: Se estudiará el estándar objeto de desarrollo en la que se basa la comunicación PLC. Se analizara detalladamente cada bloque, prestando especial atención a la modulación OFDM sobre todo en lo que se refiere a necesidades matemáticas para el correcto funcionamiento del sistema. Esto se debe a que la implantación de módulos que realicen cálculos complejos en hardware es de gran dificultad.. -. VHDL: Se estudiarán las capacidades y limitaciones del desarrollo hardware mediante VHDL. El fabricante Altera provee algunos módulos predeterminados de gran utilidad para el desarrollo del sistema. Son de especial interés la FFT e IFFT (procesos matemáticos muy complejos para elaborar una descripción VHDL).. -. Sistemas de validación: Se evaluará cuál es la técnica más apropiada para validar y depurar el sistema que se desarrolle.. 18.

(22) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. 1.5 RECURSOS EMPLEADOS. A continuación se detallan las herramientas utilizadas para la elaboración de este proyecto: -. MODELSIM Altera starter edition 6.5b: Modelsim es una herramienta de simulación avanzada. La alta velocidad de simulación que posee importantes ventajas frente a otros simuladores como, por ejemplo, el simulador de Quartus II.. -. QUARTUS II 10.0 Web edition: Es la plataforma de desarrollo específica para la FPGA utilizada en este proyecto, proporcionada por el propio fabricante, Altera. Existen una serie de módulos predefinidos que provee Altera los cuales son configurables únicamente desde esta herramienta de diseño.. -. MATLAB. R2009a. versión. 7.8.0.347:. Es. una. herramienta. matemática. Se utilizará para validar la integridad de los datos obtenidos en la simulación mediante Modelsim. -. FPGA: Se ha seleccionado una FPGA de la familia Cyclone III, más concretamente el modelo EP3C120F484C7. Esta familia de FPGAs proporciona una solución ideal para aplicaciones de gran volumen, bajo consumo y sensibles al coste. Además se puede obtener una tarjeta de evaluación con esta FPGA que se adecua a las necesidades del proyecto, sin la necesidad de aventurarse a la fabricación de un PCB con la dificultad y sobre todo el aumento de costes que esto significaría en esta primera fase de creación/depuración del código VHDL.. 19.

(23) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Capítulo 2 ESPECIFICACIÓN PRIME PRIME es un estándar de comunicaciones PLC impulsado por una de las empresas líderes del sector eléctrico en España, Iberdrola. A lo largo de este capítulo se procederá a describir de manera puramente teórica los aspectos más relevantes de la especificación PRIME. Primeramente se llevará a cabo una descripción general del sistema de comunicaciones basado en el estándar PRIME y posteriormente se hará un análisis más detallado de los diferentes elementos necesarios para poder realizar este tipo de comunicaciones.. 2.1 DESCRIPCIÓN GENERAL. Como se comentó en el Capítulo 1, PLC se está usando desde hace varias décadas, pero hay una nueva variedad de servicios y aplicaciones que requieren una mayor seguridad y velocidad. Es el caso del Remote Metering, donde el canal (la línea eléctrica) es muy hostil. Las características del canal y los parámetros varían con la frecuencia, el lugar, la hora y el tipo de equipos conectados a él.. 20.

(24) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Figura 1 Escenario PRIME [2]. Para salvar las complicaciones que presenta el canal de transmisión, PRIME ha optado por el uso de técnicas avanzadas de codificación, como son los mecanismos de corrección de errores hacia delante (en inglés, FEC o Forward Error Correction). Por otro lado es necesaria una técnica de modulación que utilice eficientemente el ancho de banda disponible dentro de la banda CENELEC, para esto PRIME promueve el uso de la modulación OFDM (Ortogonal frecuency división multiplexing). Gracias a la combinación de corrección de errores (FEC) y modulación OFDM, PRIME es capaz de ofrecer una comunicación muy robusta en presencia de interferencia de banda estrecha, ruido impulsivo y atenuación en frecuencia.. 21.

(25) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Figura 2 Diagrama de bloques de un transceptor PRIME. En la Figura 2 se puede observar el diagrama de bloques correspondiente al transmisor y el receptor según la especificación PRIME. Como se aprecia en la figura tanto el transmisor como el receptor se dividen en dos grandes bloques, por un lado un codificador/decodificador y por otro un modulador/demodulador. El primer elemento con el que se encuentran los datos de entrada al transmisor es el CRC, un sistema de detección de errores diseñado para detectar cambios accidentales en los datos enviados. El siguiente bloque es el Convolutional Encoder, este añade bits redundantes al mensaje. Es decir, añade tantos bits como los que le entran y los coloca al final. De esta forma, los bits perdidos durante la transmisión debido al ruido impulsivo y al ruido de fondo pueden ser recuperados en el receptor. A continuación está el Scrambler, este bloque es el encargado de aleatorizar los datos entrantes. Esto garantiza que la densidad del espectro de potencia (en inglés, PSD o Power espectrum density) no dependa de la información transmitida. Hace que no haya tantos 1´s o tantos 0´s seguidos. Después los datos entran en un sistema de intercalado (Interleaver). Éste se utiliza para reducir la correlación del ruido recibido a la entrada del decodificador. Este bloque desordena los bits para que no haya bits consecutivos, por si hay errores, que no afecten a bits consecutivos. De esta forma son más fáciles de recuperar.. 22.

(26) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Al salir del Encoder o Codificador, los datos entran en el Modulador, compuesto por el propio Modulador (DBPSK, DQPSK ó D8PSK) y la IFFT. La señal OFDM es generada mediante la realización de la IFFT (Inverse Fast Fourier Transform) de los valores complejos, los cuales son asignados a subportadoras individuales. Previo a la modulación OFDM se realiza un mapeo de los bits, dicho mapeo varía en función de las características del canal, para situaciones en los que el canal es muy ruidoso se utiliza la modulación DBPSK (Differential Binary Phase Shift Keying) ya que ofrece menos incertidumbre entre los símbolos que genera (sólo dos) y a la hora de discriminar si el dato recibido es un bit u otro simplifica la tarea de demodulador. Sin embargo como contra partida, este tipo de modulación, como cabe esperar, es más lenta, en concreto la mitad de lenta que la modulación DQPSK (Differential Quadrature Phase Shift Keying) la cual genera un símbolo por cada dos bits que entran, dando lugar a 4 símbolos distintos. Este otro tipo de modulación es recomendable cuando las características del canal son más adecuadas. Si las condiciones del canal son todavía mejores, hay poco ruido y se quiere una velocidad mayor, también se puede usar la modulación D8PSK. Esta modulación genera un símbolo por cada 3 bits de entrada, dando lugar a 8 símbolos distintos. Sin embargo la cabecera (se explicará en el la sección 2.3) está siempre modulada en DBPSK. La razón de utilizar el modo más robusto es debido a que la información de la cabecera es vital para decodificar el resto de la trama. En la información de la cabecera se incluye, por ejemplo, el tipo de constelación con el que van codificados los datos enviados de la capa superior (Payload). Un símbolo OFDM es construido añadiendo un prefijo cíclico (en inglés, CP o cyclic prefix) al principio de cada bloque generado por la IFFT. La longitud del CP es escogida de manera que los retrasos del canal no provoquen sucesivas interferencias en los símbolos OFDM y en las sub-portadoras adyacentes. Por otro lado, atendiendo a la parte del receptor se puede observar que todos los bloques son los complementarios a los nombrados en los párrafos anteriores cuya función es realizar justo el proceso inverso del que se ha realizado en el codificador y el modulador.. 23.

(27) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. 2.2 PARÁMETROS FUNDAMENTALES DEL SISTEMA DE COMUNICACIONES. El estándar PRIME [1] utiliza el espectro entre los 42 y los 89 kHz para generar los símbolos OFDM. Cada uno de estos símbolos está compuesto de 97 sub-portadoras situadas en la banda mencionada como se muestra en la Figura 3. Una de estas portadoras es un piloto cuya misión es dar una referencia de fase para el receptor. Además, las portadoras presentes en las frecuencias negativas y positivas son complejos conjugados unas de las otras, de tal forma que la salida del bloque de la IFFT es una señal real pura. Para construir este espectro se usa un reloj de 250 kHz de frecuencia y una IFFT de longitud 512, dando un espacio entre las sub-portadoras de ∆f=250 kHz / 512 = 488.28125 Hz. Antes de la conversión de paralelo a serie, se añade a la trama una extensión de prefijo cíclico de 48 muestras (192 µs) para evitar interferencias entre símbolos.. Figura 3 Espectro PRIME. Las frecuencias son aproximadas [1].. Se ha escogido la técnica de modulación OFDM fundamentalmente por lo siguiente: •. Por su buen comportamiento en canales selectivos en frecuencia.. •. Porque es muy robusto frente al ruido impulsivo.. •. Por su capacidad para lograr altos rendimientos espectrales (las subportadoras se usan en anchos de banda pequeños, pero las. 24.

(28) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria interferencias se evitan gracias a la ortogonalidad), esto permite un mayor data rate. La modulación OFDM [2] en combinación con la corrección de errores es una técnica muy potente es escenarios con ruido impulsivo, ancho de banda limitado e interferencias de banda estrecha. La estructura del receptor es ligeramente más compleja (y costosa). Esta especificación propone un esquema muy flexible y la codificación puede ser activada o desactivada dependiendo de la decisión de las capas superiores. El sistema utilizará la banda CENELEC-A tal y como está definida en el EN50065-1. Esto es desde los 3kHz hasta los 95 kHz y está restringida para suministradores de electricidad. De todas formas, es bien sabido que las frecuencias por debajo de los 40 kHz muestran varios problemas en las líneas eléctricas típicas europeas: •. La impedancia de carga para los transmisores en algunos casos es menor de 1Ω.. •. El ruido coloreado de fondo, que siempre está presente en las líneas eléctricas y es causado por la suma de numerosas fuentes de ruido con relativamente baja potencia, incrementa exponencialmente su amplitud a bajas frecuencias.. •. Las salas de contadores tienen un problema adicional, el comportamiento de los consumidores tiene un profundo impacto en las propiedades del canal a bajas frecuencias, por ejemplo el funcionamiento de todo tipo de electrodomésticos lleva a variaciones en el tiempo impredecibles tanto en las características de la función de transferencia como en el ruido.. Consecuentemente, la señal OFDM utilizará un ancho de banda de 47.363 kHz localizada en las frecuencias altas de la banda CENELEC-A. Como ya se ha comentado la señal OFDM utilizará 97 (96 más una piloto) subportadoras espaciadas igualmente.. 25.

(29) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Se utilizarán diferentes esquemas de modulación, con tres posibles constelaciones: DBPSK, DQPSK O D8PSK. Se conseguirán velocidades teóricas de 47, 94 y 141 kbps. También, como ya se ha citado antes, se utilizará un scrambler para evitar largas secuencias de bits iguales. Por último se utilizará una codificación convolucional de tasa ½ combinado con un interleaver. Esto puede ser desactivado por las capas superiores si el canal es suficientemente bueno. La capa física se especifica por ciertos parámetros principales, los cuales son fijados para cada constelación/codificación. Estos parámetros (Tabla 1) tienen que ser idénticos en una red para lograr la compatibilidad.. Tabla 1 Parámetros fundamentales de la especificación PRIME [2].. Hay parámetros que dependen de la modulación de cada subportadora OFDM (Tabla 2).. Tabla 2 Parámetros PRIME que dependen del tipo de modulación [2].. 26.

(30) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Para la cabecera (Tabla 3):. Tabla 3 Parámetros PRIME para la cabecera [2].. Es altamente recomendado que todas las frecuencias utilizadas para generar la señal OFDM vengan de una única frecuencia. El reloj del sistema debe tener una tolerancia máxima de ±50 ppm.. 2.3 ESTRUCTURA DE LA TRAMA. La Figura 4 muestra cómo se transmiten los símbolos OFDM en un PPDU (Physical layer Protocol Data Unit):. Figura 4 PPDU de los símbolos OFDM y su duración [2].. El preámbulo se utiliza al principio de cada PPDU para propósitos de sincronización y estimación de la ecualización necesaria para la recepción. Para conseguir el máximo de energía, se utiliza una señal constante en vez de símbolos OFDM. También es necesario que el preámbulo tenga cierta variabilidad en frecuencia, de manera que permita una estimación de la función de transferencia dentro de la banda de trabajo y la sincronización en presencia de atenuación selectiva de frecuencias. La siguiente señal (Ecuación 1), cumple los anteriores requisitos:. ∙

(31) / ∙ cos 2 1/2 Ecuación 1. 27.

(32) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Donde T=2048µs, =41992 Hz (frecuencia inicial), =88867 Hz. (frecuencia final), y µ=( )/T.. La función rect se define como sigue:.

(33) 1,.

(34) 0,. 0!!1. "# # $ %& ' $&%

(35) #%&% Ecuación 2. Justo después del preámbulo, se insertan 13 subportadoras piloto en cada uno de los 2 primeros símbolos OFDM para proveer suficiente información para estimar el error inicial de muestreo y el offset de frecuencia de muestreo. Para los siguientes símbolos OFDM, se utiliza una subportadora piloto para tener una referencia de fase para la demodulación DPSK. En la Figura 5 y Figura 6 se muestra la localización de las subportadoras. piloto, donde () es la subportadora piloto número i y *) es la subportadora de datos número i.. Figura 5 Localización de las subportadoras de datos y las piloto [2].. 28.

(36) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. Figura 6 Localización de las subportadoras de datos y las piloto dentro de la cabecera [2].. Las subportadoras piloto deben estar moduladas en DBPSK. La cabecera está compuesta de dos símbolos OFDM, los cuales siempre son enviados usando modulación DBPSK y con el control de errores (FEC) encendido. Sin embargo, los datos (payload) se codifica en DBPSK, DQPSK O D8PSK, dependiendo de la SNR (Signal Noise Ratio) disponible para alcanzar el BER (Bit Error Ratio) deseado. La capa MAC seleccionará el mejor esquema de modulación utilizando la información de los errores de los últimos marcos. Entonces el sistema se seleccionará el modo de funcionamiento automáticamente para proveer el mejor compromiso entre rendimiento y eficiencia en la comunicación. Esto incluye decidir si se usa o no el FEC (control de errores). Los dos primeros símbolos OFDM (la cabecera) se componen de 84 subportadoras de datos y 13 pilotos. Después de la cabecera, cada símbolo OFDM del payload lleva 96 subportadoras de datos y un piloto. Cada subportadora de datos tendrá una carga de 1, 2 ó 3 bits. La cadena para cada campo debe ser enviada en msb (most significant bit) primero. A continuación se describirán con más detalle cada una de las partes de la cabecera y del mensaje (Figura 7):. Figura 7 Cabecera y mensaje (bits transmitidos antes de la codificación)[2].. 29.

(37) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria • CABECERA: es añadida tanto por la capa PHY como por la capa MAC. Se compone de los campos siguientes: o PROTOCOL: contiene el esquema de transmisión del mensaje. Es añadido por la capa PHY.. Donde RES significa “Reservado” y el sufijo “_F” significa que el FEC está activo. o LEN: define la longitud del mensaje (después de codificarlo) en símbolos OFDM. Es añadido por la capa PHY. o PAD_LEN: define la longitud del campo PAD (antes de codificarlo) en bytes. Es añadido por la capa PHY. o MAC_H: es la cabecera de la capa MAC. Se incluye dentro de los símbolos de la cabecera para proteger la información contenida. Es añadido por la capa MAC. o CRC_Ctrl: el CRC_Ctrl(m), m=0..7, contiene el checksum del CRC sobre los campos PROTOCOL, LEN, PAD_LEN y MAC_H (PD_Ctrl). La forma polinómica de PD_Ctrl se expresa como sigue: 23. + (*,-./0 1. /45. Ecuación 3. o FLUSHING_H: son los bits necesarios para la decodificación del convolutional encoder. Todos los bits de este campo son puestos a cero para resetear el convolutional encoder. Es añadido por la capa PHY. • PAYLOAD: o MSDU: datos para la capa MAC. o FLUSHING_D: son los bits necesarios para la decodificación del convolutional encoder. Todos los bits se ponen a cero para resetear el convolutional encoder. Este campo sólo existe cuando el FEC está activo.. 30.

(38) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria o PAD: campo para el padding. si el último símbolo OFDM no está completo, se debe rellenar este campo.. 2.4 DESCRIPCIÓN DETALLADA DEL FEC ENCODER. Como se ha ido comentando en párrafos anteriores, tanto el transmisor como el receptor disponen de una etapa de FEC (Forward Error Correction) [15]. La corrección de errores hacia adelante (FEC) es un tipo de mecanismo que permite la corrección de bits erróneos en el receptor sin retransmisión de la información original. Se utiliza en sistemas sin retorno o sistemas en tiempo real donde no se puede esperar a la retransmisión para mostrar los datos. Este mecanismo de corrección de errores se utiliza por ejemplo, en las comunicaciones vía satélite, en las emisiones de TDT para terminales móviles y por supuesto en este tipo de comunicaciones PLC, donde se hace imprescindible debido a las dificultades que presenta el canal de transmisión. La posibilidad de corregir errores se consigue añadiendo al mensaje original unos bits de redundancia. La fuente digital envía la secuencia de datos al codificador, encargado de añadir dichos bits de redundancia. A la salida del codificador obtenemos la denominada palabra código. Esta palabra código es enviada al receptor y éste, mediante el decodificador adecuado y aplicando los algoritmos de corrección de errores, obtendrá la secuencia de datos original. La ventaja principal del FEC es que reduce el número de transmisiones de erróneas, así como los requisitos de potencia de los sistemas de comunicación e incrementa la efectividad de los mismos, evitando la necesidad del reenvío de los mensajes dañados durante la transmisión. Pero existe un compromiso a tener en cuenta al agregar al sistema de comunicaciones una etapa de FEC. En general, incluir un número mayor de bits de redundancia supone una mayor capacidad para corregir errores. Sin embargo,. 31.

(39) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria este hecho decrementa notablemente tanto la velocidad neta de transmisión, como el retardo en la recepción del mensaje.. 2.4.1 CRC. La comprobación de redundancia cíclica (CRC) [4] es un tipo de función que recibe un flujo de datos de cualquier longitud como entrada y devuelve un valor de longitud fija como salida. El término suele ser usado para designar tanto a la función como a su resultado. Pueden ser usadas como suma de verificación para detectar la alteración de datos durante su transmisión o almacenamiento. Los CRC son populares porque su implementación en hardware binario es simple, son fáciles de analizar matemáticamente y son particularmente efectivas para detectar errores ocasionados por ruido en los canales de transmisión. El CRC es un código de detección de error cuyo cálculo es una larga división de computación en el que se descarta el cociente y el resto se convierte en el resultado, con la importante diferencia de que la aritmética que usamos conforma que el cálculo utilizado es el arrastre de un campo finito, en este caso los bits. El tamaño del resto es siempre menor que la longitud del divisor, que, por lo tanto, determina el tamaño del resultado. La definición de un CRC especifica el divisor que se utilizará, entre otras cosas. Aunque un CRC se puede construir utilizando cualquier tipo de regla finita, todos los CRC de uso común emplean una base finita binaria, esta base consta de dos elementos, generalmente el 0 y 1. En este caso el polinomio generador que se utilizará es el bien conocido CRC-8-ATM:. 67 6 6 1 Ecuación 4. En la Figura 8 se puede ver el esquema utilizado para generar un CRC de 8 bits. El generador es un registro de desplazamiento del tipo Galois con puertas xor situadas de acuerdo a las potencias (los números que aparecen) de x en el polinomio generador. El flujo de datos puede ser de cualquier longitud. Después. 32.

(40) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria de que se haya desplazado a través del registro, seguido de 8 ceros, el resultado en el registro es el checksum.. Figura 8 Esquema utilizado para generar un CRC de 8 bits [4].. 2.4.2 CONVOLUTIONAL. Los códigos convolucionales [20] se describen a partir de ciertos elementos como son la tasa del código, la longitud del código, la memoria del codificador y los polinomios generadores. La tasa del código, k/n, es la relación entre el número de bits que entran al codificador (k) y el número de bits que se obtienen a la salida del codificador (n). En cuanto a la longitud del código, K, denota en cuántos ciclos de codificación tiene influencia un bit que tengamos a la entrada del mismo a partir de un instante dado, ya que este bit que se tiene a la entrada del codificador en un instante dado irá recorriendo la cadena de flip-flops que forman el registro de desplazamiento. Así, un parámetro muy relacionado con K es la memoria del codificador, m, que precisamente es el número de flip-flops que contiene el codificador. Por último, los polinomios generadores son también muy importantes a la hora de definir el funcionamiento de un codificador convolucional, y veremos mejor su significado mediante un ejemplo. La codificación convolucional se realiza básicamente mediante el uso de un registro de desplazamiento y una lógica combinacional encargada de la realización de la suma en módulo 21. El registro de desplazamiento está implementado mediante la concatenación de una serie de flips-flops, de manera. 1. La matemática o aritmética de Módulo 2 se refiere a las operaciones sobre números binarios que desperdician o no tienen en cuenta las unidades que se deben llevar al siguiente nivel.. 33.

(41) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria que cada vez que llega un ciclo de reloj, el dato que se tiene a la entrada de un flip-flop pasa a su salida y se sitúa por tanto en la entrada del siguiente flip-flop, que ha hecho lo propio con el dato que tenía en su entrada cuando llegó el ciclo de reloj. En cuanto a la lógica combinacional que realiza la suma en módulo 2, basta con utilizar puertas XOR. En la siguiente figura (Figura 9) podemos apreciar un ejemplo de codificador convolucional, más concretamente el que se especifica en PRIME, en el que la tasa del código es 1/2, K=7 y m=6. En este codificador, los bits de entrada llegan con una tasa de k bits por segundo y se obtiene una tasa a la salida del codificador de n=2k bits por segundo. El bit de entrada se mantiene estable durante el ciclo de codificación, el cual comienza cada vez que llega un ciclo de reloj. Cuando llega el ciclo de reloj, la salida del flip-flop izquierdo se introduce en el flip-flop derecho, es decir, pasa a la salida de éste, y el bit que se tenía a la entrada del codificador previamente pasa a la salida del primer flip-flop. Es entonces cuando el nuevo bit está disponible en la entrada. Además de lo comentado, es necesario incluir un multiplexor a la salida (no mostrado en la figura), el cual conmuta durante el ciclo de reloj entre las dos posiciones, de manera que primero selecciona la salida del sumador superior y posteriormente selecciona la salida del sumador inferior, formando así el símbolo de dos bits. En cuanto a los polinomios generadores, en este caso se trata de un codificador (121,91). Estos dos números representan los polinomios generadores, ya que las representaciones binarias de estos números (0b1111001 y 0b1011011) se corresponden con las conexiones del registro de desplazamiento y los sumadores superior e inferior respectivamente. En la figura aparecen representados con su valor en formato octal. En este caso los polinomios generadores serían los mostrados en las siguientes ecuaciones (Ecuación 5 y Ecuación 6).. 89 9: 9; 9< 9= > Ecuación 5. 34.

(42) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria ?@ @ : @ < @ = @ > Ecuación 6. Figura 9 Codificador Convolucional [14]. En este ejemplo se puede ver claramente como cada bit de entrada tiene efecto en los 7 símbolos de salida siguientes, ya que se trata de un codificador con K=7. De hecho este es un punto extremadamente importante y es lo que le da a la codificación convolucional la potencia para corregir errores. Por este motivo, si quiere que el último bit afecte a 7 símbolos de salida se necesitan seis símbolos de salida adicionales. Esto se consigue introduciendo seis bits a cero en el codificador en los siguientes ciclos de reloj. Con esto se consigue los seis símbolos adicionales que se necesitan y además "se limpia" el registro de desplazamiento, de manera que para la próxima secuencia a codificar se tendrá a las entradas de los flip-flops un 0, como se planteó inicialmente. En general, el número de ceros que se deben de introducir es igual al número de flip-flops que contiene el codificador en cuestión.. -. RC (Repetition Coding). 35.

(43) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria Como se comentó en párrafos anteriores en el modo robusto entra en escena otro bloque: el RC (código de repetición). El código de repetición es un esquema de codificación que consiste en repetir los bits para lograr una comunicación libre de errores. Se puede considerar varias escalas de repetición, por ejemplo 4, 6, etc. Estos números indican básicamente las veces que se va a repetir cada bit. El RC [21] es por lo general un método poco robusto en lo que se refiere a la codificación de datos a través de un canal, y no es recomendable ser usado en canales en los que aparezca ruido blanco gaussiano aditivo (en inglés, AWGN o Additive White Gaussian Noise). Los RC en general ofrecen un pobre compromiso entre velocidad de transmisión y tasa de bits erróneos. Es fácil encontrar otras formas de codificación que proporcionen un mejor rendimiento en este sentido, pero sin embargo, la principal atracción del RC es la facilidad de implementación y su reducida carga computacional.. 2.4.3 VITERBI. Un decodificador de Viterbi [22] utiliza el algoritmo de Viterbi para decodificar un flujo de bits que se ha codificado con corrección de errores basados en un código convolucional. Existen otros algoritmos para decodificar un flujo de bits codificados con un bloque convolucional (por ejemplo, el algoritmo de Fano ). El algoritmo de Viterbi es el más recursos consume, pero tiene la máxima probabilidad de realizar una decodificación correcta. Este algoritmo es el más utilizado para descifrar los códigos convolucionales con una longitud de código k <= 10, pero en la práctica se llegan a decodificar longitudes de código de k = 15. El algoritmo de decodificación de Viterbi fue desarrollado por Andrew J. Viterbi y publicado en el paper "Límites de error para los códigos convolucionales y un algoritmo de decodificación asintóticamente óptimo", IEEE Transactions on Information Theory. Un decodificador de Viterbi para hardware por lo general consta de los siguientes bloques principales:. 36.

(44) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria. . BMU o Branch metric unit.. . PMU o Path metric unit.. . TBU o Traceback unit.. Figura 10 Diagrama de bloques de un decodificador de Viterbi [22]. Branch Metric Unit (BMU) La función de este bloque es la división en ramas para el posterior cálculo de las métricas de cada rama, esto es, la distancia entre todos los patrones de distancias entre cada posible símbolo y el símbolo recibido. Básicamente se puede distinguir entre dos tipos de decisiones: duras (Hard decissions) y blandas (Soft decissions) dentro de un decodificador de Viterbi. En una decisión “dura” el decodificador de Viterbi recibe un flujo de bits en su entrada, y la distancia de Hamming2 se usa como indicador. En una decisión “suave” el decodificador de Viterbi recibe un flujo de bits que contienen información acerca de la fiabilidad de cada símbolo recibido. Por ejemplo, en una codificación de 3 bits, la fiabilidad de esta información se codifica según lo mostrado en la siguiente tabla (Tabla 4), pero este tipo de codificación no está estandarizado y puede variar según la fuente, en este caso se muestra la. 2. En Teoría de la Información se denomina distancia de Hamming a la efectividad de los códigos de bloque y depende de la diferencia entre una palabra de código válida yotra. Cuanto mayor sea esta diferencia, menor es la posibilidad de que un código válido se transforme en otro código válido por una serie de errores. A esta diferencia se le llama distancia de Hamming, y se define como el número de bits que tienen que cambiarse para transformar una palabra de código válida en otra palabra de código válida.. 37.

(45) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria codificación utilizada en el megawizard de Altera (el fabricante de la FPGA seleccionada para este proyecto). Valor. Significado. 000. Un 0 fuerte. 001. Un 0 relativamente fuerte. 010. Un 0 relativamente débil. 011. Un 0 débil. 100. Un 1 debil. 101. Un 1 relativamente debil. 110. Un 1 relativamente fuerte. 111. Un 1 fuerte. Tabla 4 Codificación de la fiabilidad de la información recibida [23]. Como ya se ha comentado en el párrafo anterior, no es la única manera de codificar los datos de fiabilidad. Por ejemplo, el cuadrado de la distancia euclídea3 también se utiliza como un indicador para los decodificadores de decisiones “suave”.. Path Metric Unit (PMU) El bloque de PMU resume las métricas calculadas en el bloque anterior para obtener las métricas de 2 K - 1 caminos, uno de los cuales puede llegar a ser elegido como óptimo. Cada flanco de reloj se toman 2 K - 1 decisiones,. 3. En matemáticas, la distancia euclidiana o euclídea es la distancia "ordinaria" (que se mediría con una regla) entre dos puntos de un espacio euclídeo, la cual se deduce a partir del teorema de Pitágoras. Por ejemplo, en un espacio bidimensional, la distancia euclidiana entre dos puntos P1 y P2, de coordenadas (x1, y1) y (x2, y2) respectivamente, es:. 38.

(46) UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA (ICAI) INGENIERO EN AUTOMÁTICA Y ELECTRÓNICA INDUSTRIAL. Memoria desechando las que no son óptimas. Los resultados de estas decisiones se escriben en la memoria de una unidad de rastreo (Traceback unit). Los elementos básicos de un PMU son las unidades ACS (Add-CompareSelect). La forma en que están conectados entre sí se define por un código específico de diagrama de enrejado o también conocido como diagrama de Trellis. Las distancias calculadas en el bloque anterior son siempre positivas, por lo que debe haber un circuito adicional para prevenir un posible desbordamiento. Existen métodos alternativos que eliminan la necesidad de controlar el desbordamiento pero también incrementan sustancialmente la implementación ya que requieren de una codificación alternativa a la usada normalmente. Es posible controlar el nivel de ruido en el flujo de bits de entrada mediante el control de la tasa de crecimiento del "mejor" camino. Una manera más sencilla de hacer esto es para controlar un solo lugar o estado, en el cual se establecen unos umbrales dentro del rango del acumulador. A medida que pasa través de cada uno de estos umbrales, se incrementa un contador que refleja el ruido presente en la señal de entrada.. Traceback unit (TBU) La unidad de Traceback restaura los caminos de máxima verosimilitud que se deducen de las decisiones tomadas por la PMU. Debido a que lo hace en sentido inverso, el decodificador de Viterbi cuenta con una memoria FILO (First Imput Last Output) para reconstruir el orden correcto. En la siguiente figura se muestra un esquema de una unidad de Traceback.. 39.