Fundamentos de los Computadores Grado en Ingeniería Informática

(1)

4. 4. Introducción a los sistemas

Introducción a los sistemas

i l

secuenciales

Fundamentos de los Computadores Grado en Ingeniería Informática

(2)

Introducción

 La capacidad de memorización es básica para el diseño de

sistemas digitales complejos

 Los elementos de memorización hacen posible que el

comportamiento de un circuito dependa no sólo de las entradas actuales, sino también de las anteriores

 Los objetivos de este tema son:

 Definir los sistemas secuenciales: circuitos capaces de recordar los valores anteriores de las entradas

 Definir el concepto de circuito biestable y su uso en la implementación de

i i l

sistemas secuenciales

(3)

Estructura del tema

 Introducción

 P i i i bá i d l i t i l

 Principios básicos de los sistemas secuenciales  Circuitos biestables

El bi bl SR

 El biestable SR

▫ Carrera crítica

▫ El biestable SR sincronizadob estab e S s c o ado

 El biestable JK  El biestable D  El biestable T

 Biestables con entradas asíncronas  Biestables activos por flanco

(4)

Sistemas combinacionales

 Los sistemas combinacionales se caracterizan por el hecho de

lid l l l i t ti d l l

que sus salidas se calculan exclusivamente a partir de los valores actuales de las entradas

i d i i d d l h id

 Este tipo de circuitos no es capaz de recordar lo que ha ocurrido

en el pasado, lo que limita sus posibles aplicaciones para el

di ñ d i t l j

diseño de sistemas complejos

x₀ y₀ {x₀, x₁, … x_m} ≡ X_t conjunto de puertas lógicas 0 x₁ x_m … y₀ y₁ y_n … { ₀, ₁, _m} _t {y₀, y₁, … y_n} ≡ Y_t lógicas Y_t = F(X_t)

(5)

Sistemas secuenciales

 La principal diferencia de los sistemas secuenciales es que

t d i l it d l

poseen componentes de memoria que les permiten recordar lo sucedido en el pasado

d i d d l i l id d l

 Se denomina estado del sistema al contenido de los componentes

de memoria, el cual depende de los valores anteriores de las t d d l i t

entradas del sistema

conjunto x₀ y₀ {x₀, x₁, … x_m} ≡ X_t conjunto de puertas lógicas x₁ x_m … y₁ y_n … {x₀, x₁, … x_m} X_t {y₀, y₁, … y_n} ≡ Y_t memoria _Y t = F(Xt, Xt-1, Xt-2 , …)

(6)

Sistemas secuenciales

 Los sistemas secuenciales se caracterizan por el hecho de que sus

lid l l j t t ti d l t d d l i t

salidas se calculan conjuntamente a partir del estado del sistema y los valores actuales de entrada

 El término secuencial indica que el estado del sistema, y por

tanto sus salidas, depende de la secuencia de valores de entrada hasta el momento presente

 Dado que los componentes de memoria son finitos, el tamaño de q p ,

la secuencia recordada y el conjunto de posibles valores del estado también será finito

(7)

Tipos de sistemas secuenciales

 Los sistemas secuenciales asíncronos son aquellos que cambian

l l d l t d l lid i h bi

el valor del estado y las salidas siempre que hay un cambio en los valores de entrada

 Los sistemas secuenciales síncronos sólo cambian el valor del

estado y las salidas en instantes de tiempo fijos determinados por estado y las salidas en instantes de tiempo fijos determinados por una señal de reloj

(8)

Estructura del tema

 Introducción

P i i i bá i d l i i l

 El biestable SR

▫ El biestable SR sincronizadoEl biestable SR sincronizado

(9)

Elementos de memoria

 El circuito más simple posible que es capaz de recordar un valor

b l tá f d d t NOT

booleano está formado por dos puertas NOT

 Este circuito se representa habitualmente con los dos inversores p

orientados en la misma dirección y con dos salidas Q y Q’ que tendrán valores complementarios

(10)

Elementos de memoria

 El circuito se denomina biestable porque puede mantenerse de

f t t l t t bl l i d d t d ibl

forma totalmente estable en cualquiera de dos estados posibles: 0 y 1 Estado 0 Estado 1 Estado 0 0 1 Estado 1 1 0 0 1 1 0

(11)

Estructura del tema

 Introducción

 El biestable SR

(12)

El biestable SR

 Un biestable SR es un circuito con dos entradas y dos salidas que

t d d t NOR t d d f d

(13)

El biestable SR

 Al ser un circuito secuencial, el estado de un biestable SR

d d t t d l l d t d d l t d t l

depende tanto de los valores de entrada como del estado actual del circuito

lid i l d l d l bi bl

 La salida Q permite conocer el estado actual del biestable,

mientras que Q’ es el complemento de Q

 Las señales de entrada tienen el objetivo de cambiar el valor

booleano almacenado por el biestable

 Cuando se activa la señal S (set) el biestable almacena un 1  Cuando se activa la señal R (reset) el biestable almacena un 0

 Cuando las dos señales están desactivadas el biestable permanece en el estado actual

(14)

Tabla de transiciones

 El comportamiento de un biestable se define utilizando una tabla

d t i i l l i di l i i t t d d l lid

de transiciones, la cual indica el siguiente estado de las salidas en función de las entradas y el estado actual de las salidas

i d l bl d i i d b i

 A partir de la tabla de transiciones puede obtenerse una ecuación

(15)

Tabla de excitación

 Otra forma de definir el comportamiento de un biestable es

d t bl d it ió

usando una tabla de excitación

 Esta tabla nos muestra el valor que debe aparecer en las entradas

d l i i li d i d i i

S y R del circuito para que se realice una determinada transición en el estado de la salida Q del biestable

(16)

Diagrama de estados

 Una tercera forma de caracterizar un biestable es por medio de

di d t d

un diagrama de estados

 Cada estado se representa con un círculo

U t i ió t t d t fl h

 Una transición entre estados se representa con una flecha

 Las flechas se etiquetan con los valores de las señales de entrada

l t i ió que causan la transición

(17)

Comportamiento de un biestable SR

 Este cronograma muestra el comportamiento de un biestable SR

i d

suponiendo que:

 El estado inicial del biestable es 0

C d t ti t d d 1 4 id d d ti

(18)

Comportamiento de un biestable SR

 En el instante de tiempo t₀ se activa la señal S, por lo que el

t d d l bi t bl 1

estado del biestable pasa a ser 1

 En el instante de tiempo t₁ se desactiva la señal S, pero el estado

d l bi bl i i d

(19)

Comportamiento de un biestable SR

 En el instante de tiempo t₂ se activa la señal R, por lo que el

t d d l bi t bl 0

 En el instante de tiempo t₃ se desactiva la señal R, pero el estado

d l bi bl i i d

(20)

Comportamiento de un biestable SR

 En el instante de tiempo t₄ se activa la señal S, por lo que el

t d d l bi t bl 1

 En el instante de tiempo t₅ activa la señal R, por lo que las dos

d i l i i

(21)

Comportamiento de un biestable SR

 Mientras S y R estén activas al mismo tiempo las dos salidas Q y

Q’ ld á 0 Q’ valdrán 0

 La señal S se desactiva primero en t₆, por lo que el estado del

bi bl i i d l i l d d

biestable pasa a ser 0 y sigue siéndolo incluso después de que se desactive la señal R en t₇

(22)

Estructura del tema

 Introducción

 El biestable SR

(23)

Carrera crítica en un biestable SR

 La activación de las dos entradas al mismo tiempo se considera

bi ió hibid t ti d bi t bl i

una combinación prohibida en este tipo de biestables, ya que si las entradas S y R cambian al mismo tiempo no se puede

predecir el valor de salida predecir el valor de salida

 Dando por hecho que las puertas tienen el mismo retardo ambas  Dando por hecho que las puertas tienen el mismo retardo, ambas

salidas valdrán 1 al mismo tiempo, luego valdrán 0 al mismo tiempo y así sucesivamente

tiempo y así sucesivamente

 Esta oscilación en los valores de la salida, comúnmente llamada ,

carrera crítica, continuará hasta que vuelva a producirse un cambio en alguna de las entradasg

(24)

Carrera crítica en un biestable SR

 En los instantes de tiempo t₈ y t₉ se activan las señales S y R

respectivamente, para luego desactivarse al mismo tiempo en el iinstante t₁₀

 El estado del biestable será 1 en el instante t₁₀+1,4. Luego será 0

(25)

Carrera crítica en un biestable SR

 Si las puertas NOR del biestable no tienen exactamente el mismo

t d l l d lid d d á d ál l t NOR

retardo, el valor de salida dependerá de cuál sea la puerta NOR más rápida

 Dado que no se puede asegurar que dos puertas tengan el mismo

retardo o no, si las señales de entrada cambian al mismo tiempo el siguiente estado es indefinido

 Como consecuencia, cuando se diseña un circuito con biestables ,

SR hay que asegurarse de que las señales S y R nunca cambien de valor al mismo tiempop

(26)

Estructura del tema

 Introducción

 El biestable SR

(27)

El biestable SR sincronizado

 Un biestable SR sincronizado dispone de una tercera entrada de

t l C h bilit d h bilit l f i i t d l control C que habilita o deshabilita el funcionamiento del biestable

C d l ñ l C l 1 l bi t bl tá h bilit d t

 Cuando la señal C vale 1 el biestable está habilitado y se comporta como un biestable SR

 Cuando la señal C vale 0 el biestable está deshabilitado y permanece en su  Cuando la señal C vale 0 el biestable está deshabilitado y permanece en su

estado actual con independencia de los valores de las entradas

 El término “sincronizado” hace referencia al hecho de que la

entrada de control C suele conectarse a la señal de reloj del j sistema

(28)

Biestables activos por nivel

 Este tipo de biestable suele denominarse activo por nivel porque

tá h bilit d i l t d d t l C té l

están habilitados siempre que la entrada de control C esté en el nivel activo

Mi t l ñ l d t l té ti l i bi l t d

 Mientras la señal de control esté activa cualquier cambio en las entradas del biestable afectará al estado del mismo

 Cuando la señal de control está inactiva el biestable se comporta como un  Cuando la señal de control está inactiva el biestable se comporta como un

elemento de memoria, ya que recuerda el estado anterior con independencia de los valores de entrada

 El diseño de un biestable SR sincronizado (SR-C para abreviar)

puede realizarse de forma que la entrada de control C sea activa a nivel alto o activa a nivel bajo

(29)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Este diagrama muestra un biestable SR sincronizado activo a

i l lt í l t bl d t i i d fi

nivel alto, así como la tabla de transiciones que define su funcionamiento

(30)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Este cronograma muestra el comportamiento de un biestable SR

i d

suponiendo que

C d t AND+NOR ti t d d 2 0 id d d ti

(31)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Aunque la señal S se pone a 1 en t₀ el estado del biestable

0 permanece en 0

 El cambio de estado del biestable a 1 solo se permite cuando se

i bi l l

(32)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Una vez que C se desactiva en t₂, los cambios de las entradas en

t t f t l t d d l bi t bl

t₃ y t₄ no afectan al estado del biestable

 Dado que R permanece a 1 cuando C vuelve a activarse en t₅, el

d d l bi bl

(33)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Los flancos de las señales no son instantáneos, es necesaria una

d t i d tid d d ti l ñ l bi d l

determinada cantidad de tiempo para que la señal cambie de valor

 Antes del cambio de flanco hay un tiempo de establecimiento (t_setup) en el que comienza el cambio

que comienza el cambio

 Después del cambio de flanco hay un tiempo de mantenimiento (t_hold) en el que la señal se estabiliza

q

 Las señales de entrada del biestable no deben cambiar durante el  Las señales de entrada del biestable no deben cambiar durante el

(34)

Comportamiento de un biestable SR

Comportamiento de un biestable SR--C

C

 Por ejemplo, en el tercer pulso de la señal C

 El intervalo t₁₁ – t₁₂ debe ser mayor que el tiempo de establecimiento previo al flanco

 El intervalo t t debe ser mayor que el tiempo de mantenimiento  El intervalo t₁₂ – t₁₃ debe ser mayor que el tiempo de mantenimiento

(35)

Estructura del tema

 Introducción

 El biestable SR

(36)

El biestable JK

 El objetivo del biestable JK es eliminar el problema que supone

l di ñ bi t bl SR l t hibid

para los diseños que usan biestables SR el tener prohibida una combinación de valores de entrada

 El biestable JK es similar al biestable SR, ya que las señales de

entrada J y K son equivalentes a las señales S y R entrada J y K son equivalentes a las señales S y R

 La principal diferencia es que el biestable está diseñado para  La principal diferencia es que el biestable está diseñado para

cambiar de estado cuando las dos entradas J y K se activen al mismo tiempo, por lo que no hay necesidad de prohibir esta p , p q y p combinación de valores de entrada

(37)

El biestable JK

 Para diseñar un biestable JK podemos partir de un biestable SR

 La salida Q se realimenta a la entrada R, haciéndole un AND con la señal de entrada K

 La salida Q’ se realimenta a la entrada S haciéndole un AND con la señal  La salida Q se realimenta a la entrada S, haciéndole un AND con la señal

(38)

El biestable JK

 La única diferencia entre el funcionamiento lógico del biestable

JK t l SR d ti l i

JK con respecto al SR aparece cuando se activan al mismo tiempo las dos entradas J y K

Si l t d d l bi t bl 0 l ti l t AND

 Si el estado del biestable es 0, solo se activa la puerta AND cuyas entradas son J y Q’, por lo que el biestable pasa al estado 1

 Si el estado del biestable es 1 solo se activa la puerta AND cuyas  Si el estado del biestable es 1, solo se activa la puerta AND cuyas

(39)

El biestable JK sincronizado

 El diseño de un biestable JK sincronizado sería similar al diseño

d bi t bl SR i i d i l d ñ l d t l

de un biestable SR sincronizado, incluyendo una señal de control C para habilitar su funcionamiento

(40)

Estructura del tema

 Introducción

 El biestable SR

(41)

El biestable D

 El principal problema de los biestables SR es que los diseñadores

t b j ll d b t di t d l t d

que trabajan con ellos deben estar pendientes de que las entradas no cambien a la vez

 Este problema puede solucionarse modificando el diseño del

bi t bl SR ól t ñ l d t d d d

biestable SR para que sólo tenga una señal de entrada, dando lugar al biestable D

 La señal de entrada D se conecta a la señal S, mientras que a la

ñ l R l i d D l i S R

señal R se conecta la inversa de D, lo que garantiza que S y R no cambiarán al mismo tiempo

(42)

El biestable D sincronizado

 Un biestable D también puede tener una entrada de control C que

habilite su funcionamiento convirtiéndose en un biestable activo habilite su funcionamiento, convirtiéndose en un biestable activo por nivel

 Retardo del inversor: 1 0  Retardo del inversor: 1,0

(43)

Comportamiento de un biestable D

 Este cronograma muestra el comportamiento de un biestable D

sincronizado suponiendo que

 La transición 01 retrasada 4 (camino: D_Nor inferior_Nor superior)

(44)

Comportamiento de un biestable D

 Cuando la señal C se activa en t₁, el estado del biestable pasa a 1

ya que la señal D también está activada ya que la señal D también está activada

 Cuando la señal C se activa en t₄, el estado del biestable pasa a 0

ya que la señal D está desactivada ya que la señal D está desactivada

(45)

Comportamiento de un biestable D

 Si D hubiera cambiado durante los pulsos de reloj entre los

i t t t t t t l t d d l bi t bl h bi bi d

instantes t₁ – t₂ y t₄ – t₅, el estado del biestable hubiera cambiado siempre que el cambio de D hubiera ocurrido antes de t_setup

(46)

Comportamiento de un biestable D

 Al activarse C en el instante de tiempo t₇ el estado del biestable

á 1 t +4 D tá ti

pasará a 1 en t₇+4 porque D está activa

 Cuando D se desactive en t₈ el estado del biestable pasará a 0

i l i l d i

(47)

Estructura del tema

 Introducción

 El biestable SR

(48)

El biestable T

 El biestable T (toggle) representa un diseño alternativo de

bi t bl l ñ l d t d

biestable con una sola señal de entrada

 Este biestable consiste en un biestable JK al que se han

d l d d i l d d

conectado las dos entradas a una única señal de entrada

 Siempre que la señal de entrada T sea 0, tanto J como K están a 0 y el

t d d l bi t bl bi

estado del biestable no cambia

 Siempre que la señal de entrada T sea 1, tanto J como K están a 1 y el estado del biestable cambia

(49)

El biestable T sincronizado

 Un biestable T también puede tener una entrada de control C que

h bilit f i i t i tié d bi t bl ti

habilite su funcionamiento, convirtiéndose en un biestable activo por nivel

(50)

Estructura del tema

 Introducción

 El biestable SR

(51)

Entradas asíncronas

 Los biestables pueden disponer de entradas asíncronas

i d di t d l ñ l d l j

independientes de la señal de reloj

 En general, las entradas asíncronas se utilizan para poner el

estado del biestable a 1 (preset) o a 0 (clear) antes de su funcionamiento normal

 La necesidad de inicializar el estado del biestable se debe a que,

por ejemplo, al conectar un circuito a la corriente no se puede

p j p , p

(52)

Entradas asíncronas

 Al ser asíncronas, estas entradas tienen prioridad sobre el resto

de las operaciones síncronas por lo que cuando las entradas de las operaciones síncronas por lo que, cuando las entradas asíncronas están activadas, el resto de entradas son ignoradas

 Mientras una de las entradas asíncronas esté activada, el

biestable permanecerá en el estado impuesto por ella con

i d d i d l d á d

independencia de las demás entradas

 Cuando la señal de puesta a uno preset está activada, la salida Q será 1 y la salida Q’ será 0

la salida Q será 0

 Cuando la señal de puesta a cero clear está activada, la salida Q será 0 y la salida Q’ será 1

(53)

Biestable D con entradas asíncronas

 Como ejemplo, este diagrama muestra un biestable D

i i d t d í ti i l lt

sincronizado con entradas asíncronas activas a nivel alto, que puede diseñarse fácilmente a partir de un biestable SR

(54)

Estructura del tema

 Introducción

 El biestable SR

(55)

La señal de reloj del sistema

 El funcionamiento de los circuitos sincronizados está regulado

por medio de una señal de reloj que digitaliza el transcurso del por medio de una señal de reloj que digitaliza el transcurso del tiempo

 El valor de la señal de reloj cambia de 0 a 1 y viceversa a

intervalos fijos, de una forma cíclica y continua

0 1 0 1 0 1 0 1 0 1 0 1 0 1

 Al ser una señal digital, el reloj divide el tiempo en una

secuencia de instantes cada uno de los cuales se identifica secuencia de instantes, cada uno de los cuales se identifica alternativamente con un 0 o con un 1

(56)

Activación por niveles

 Los biestables activos por nivel están habilitados siempre que la

ñ l d l j d l i t tá i l d t i d

señal de reloj del sistema está en un nivel determinado, ya sea cero o uno

P j l t di t t bi t bl D t d

 Por ejemplo, este diagrama muestra tres biestables D conectados

en cadena y con una misma señal de reloj

L l i d l bi 01 d 4 id d d i

 La latencia del cambio 01 es de 4 unidades de tiempo  La latencia del cambio 10 es de 3 unidades de tiempo

(57)

Problemas de la activación por niveles

 El objetivo de este circuito es que el valor X entre en el primer

bi t bl d t l i l d l j l d

biestable durante el primer pulso de reloj y luego vaya pasando a los siguientes biestables en los pulsos de reloj posteriores

i b d l

 Sin embargo, como puede verse en este cronograma, el

(58)

Problemas de la activación por niveles

 El circuito anterior ha funcionado de forma errónea debido a que

l l d l j d b d i d

el pulso de reloj duraba demasiado

 Aunque pueda parecer que reducir el ancho del pulso hasta

i l l l d d l bi bl d l l i

igualarlo al retardo del biestable podría ser la solución, esto presentaría varios problemas

 El retardo del biestable no siempre es el mismo, por lo que un pulso que sirva para poner un biestable a 1 puede no servir para ponerlo a 0 y

viceversa viceversa

 No se puede medir el retardo del biestable con total precisión, por lo que un pulso demasiado corto podría no dar tiempo a que el biestable cambie p p p q de valor

(59)

Biestables maestro

Biestables maestro--esclavo

esclavo

 Una posible solución a este problema es combinar dos biestables,

d d l bi t bl t l

dando lugar a un biestable maestro-esclavo

 La entrada al biestable maestro es la entrada del circuito

L lid d l bi t bl t l t d d l l

 La salida del biestable maestro es la entrada del esclavo  La salida del biestable esclavo es la salida del circuito

A b bi t bl i i i ñ l d l j

 Ambos biestables se sincronizan con una misma señal de reloj,

pero el maestro se habilita cuando el reloj está a 0 y el esclavo

d l l j tá 1

(60)

Biestables maestro

Biestables maestro--esclavo

esclavo

 La ventaja de los biestables maestro-esclavo es que nunca están

l t t h bilit d completamente habilitados

 Cuando el maestro está habilitado el esclavo está deshabilitado

C d l t tá d h bilit d l l tá h bilit d

 Cuando el maestro está deshabilitado el esclavo está habilitado

 Un ejemplo de este funcionamiento puede verse en el siguiente

(61)

Biestables maestro

Biestables maestro--esclavo

esclavo

 Cuando la entrada D pasa a valer 1 en t₀ el biestable maestro

bi t d tá h bilit d l bi

cambia su estado porque está habilitado, pero el cambio no se propaga al esclavo

l bi l l l d l l j bi l

 El cambio solo se propaga al esclavo cuando el reloj cambia y lo

(62)

Biestables maestro

Biestables maestro--esclavo

esclavo

 El biestable maestro vuelve a ser habilitado en t₂, por lo que su

t d bi d l t d D l 0 t

estado cambia cuando la entrada D pasa a valer 0 en t₃

 Este cambio no se propaga al esclavo hasta que la señal de reloj

bi d l h bili

(63)

Biestables maestro

Biestables maestro--esclavo

esclavo

 El biestable maestro vuelve a estar deshabilitado a partir de t₅,

l l bi d D t id t h t

por lo que el cambio de D no es tenido en cuenta hasta que es habilitado en t₆, aunque teniendo en cuenta el retardo debido al inversor de la señal de reloj

inversor de la señal de reloj

 El cambio solo se propaga al esclavo cuando el reloj cambia y lo

h bilit t habilita en t₇

(64)

Captación de señales en los flancos

 En general, se puede decir que el valor de la señal D se capta en

l fl d bid d l l j

el flanco de subida del reloj

 El valor de la entrada D es captado por el biestable maestro antes del flanco de subida del reloj

flanco de subida del reloj

 El valor de la entrada D se transfiere al biestable maestro justo después del flanco de subida del relojj

(65)

Captación de señales en los flancos

 Utilizando el esquema maestro-esclavo podemos reconstruir el

i it d t bi t bl d d l t

circuito de tres biestables encadenados que planteamos anteriormente

l i i d l d i bi bl l

 El circuito tendrá un total de seis biestables que representan el

estado total del circuito, aunque consideraremos que las salidas

d l i it i d d l bi t bl l

(66)

Captación de señales en los flancos

 Como puede verse en este cronograma, cuando la señal de

t d bi t ól l i t d á bi d

entrada cambia en t₀ sólo el primer maestro responderá cambiando en t₁

(67)

Captación de señales en los flancos

 El primer esclavo cambiará poco después, pero el cambio no se

á l d t h t t

(68)

Captación de señales en los flancos

 Aunque el segundo maestro ya ha cambiado, el segundo esclavo

i á l bi h t h bilit d l i d l

ignorará el cambio hasta que sea habilitado al comienzo del segundo pulso de reloj en t₄

(69)

Captación de señales en los flancos

 Este cambio originará que también cambie el tercer maestro un

d é d l bi á l

poco después pero, de nuevo, el cambio no se propagará al esclavo hasta el siguiente pulso de reloj

(70)

Captación de señales en los flancos

 De esta manera hemos obtenido el comportamiento deseado del

i it l l d l t d l i i t

circuito: que el valor de la entrada se propague al siguiente biestable en cada pulso de reloj

(71)

Captación de señales en los flancos

 Por lo tanto, el contenido del circuito se desplaza una posición a

l d h d fl d bid d l l j d

la derecha en cada flanco de subida del reloj, comenzando en 000 y pasando a 100, 010, 001 y 000

(72)

Biestables activos por flanco

 Ésta es una de las técnicas más conocidas para la construcción de

i it bi t bl ti l fl d ñ l d

circuitos biestables que se activen en los flancos de una señal de reloj, ya sea en los flancos de subida o en los de bajada

0 1 0 1 0 1 0 1 0 1 0 1 0 1

 La breve duración del flanco evita los problemas que aparecían en

los biestables activos por nivel

 Por este motivo, los biestables activos por flanco son usados muy

(73)

Biestables activos por flanco

 Un biestable activo por flanco se identifica por medio de un

pequeño triángulo dibujado junto a la entrada de la señal de reloj pequeño triángulo dibujado junto a la entrada de la señal de reloj

 Dado que estos circuitos sólo cambian de estado en los flancos de

reloj, podemos definir el estado de un sistema secuencial como el contenido de todos los biestables durante el intervalo de tiempo contenido de todos los biestables durante el intervalo de tiempo entre dos flancos de reloj

(74)

Estructura del tema

 Introducción

 El biestable SR

(75)

Resumen

 Los sistemas secuenciales son capaces de recordar valores

t i d l ñ l d t d i l tili ió d

anteriores de las señales de entrada gracias a la utilización de circuitos biestables

 Los biestables se suelen diseñar de forma que el valor

almacenado cambie únicamente en el flanco de subida o de

bajada de una señal de reloj que sincroniza el funcionamiento del sistema en su totalidad

 Gracias a esto, la salida de un sistema secuencial no sólo

d d d l l l d l d i bié d l

depende de los valores actuales de las entradas, sino también del estado actual del sistema, que es definido por el contenido de