GPDUS: Facultad Ing Electrónica. Grupo de Procesamiento Digital de Señales. Registro Colciencias: COL Categoría C.

(1)

UNIVERSIDAD SANTO TOMÁS VICERRECTORÍA ACADÉMICA GENERAL

UNIDAD DE INVESTIGACIÓN

SEXTA CONVOCATORIA INTERNA DE PROYECTOS DE INVESTIGACIÓN, VIGENCIA 2011

GUÍA ANEXA PARA LA PRESENTACIÓN DE PROYECTOS DE INVESTIGACIÓN

I. LÍNEAS DE INVESTIGACIÓN Denominación

de la línea

medular Pertinencia del proyecto dentro de la línea

Línea Alberto

Magno. El proyecto relacionado con la computación, se enmarca dentro de la línea de ciencia y tecnología. Denominación

de la línea

Activa Pertinencia del proyecto dentro de la línea

Procesamiento Digital de señales. El proyecto pretende desarrollar una plataforma para realizar cálculos de forma intensiva para algoritmos de procesamiento digital de señales e inteligencia computacional.

Inteligencia Computacional. La aplicación final de la plataforma que se desea construir consiste en un algoritmo evolutivo, el cual tiene múltiples aplicaciones en ingeniería y se encuentra dentro de los elementos de la inteligencia computacional.

Programa académico o unidad académica que sustenta la línea:

Facultad de Ingeniería de Telecomunicaciones, Facultad de Ingeniería Electrónica.

(Proyecto Interdisciplinario)

Nombre y número de registro del grupo (GRUPLAC) en Colciencias:

INVTEL. Facultad Ing Telecomunicaciones. Grupo de Investigaciones en

Telecomunicaciones. Registro Colciencias: COL0032625 Categoría D.

GPDUS: Facultad Ing Electrónica. Grupo de Procesamiento Digital de Señales. Registro

Colciencias: COL0027062. Categoría C.

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1. INFORMACIÓN GENERAL DEL PROYECTO

Título del proyecto:

Plataforma heterogénea para computación paralela

basada en GPUs y FPGAs.

Descriptores / Palabras clave (

máximo cuatro)

: computación paralela, hardware gráfico, FPGAs, plataforma heterogénea

Investigador Principal: César Pedraza Bonilla Cédula de ciudadanía: 80020636

Tipo de contrato: Tiempo completo __X___ Medio tiempo ________ Correo electrónico: [email protected]

Teléfono residencia: 2509985 Teléfono celular: 300 6794769 Dirección de correspondencia:

Nombre del Grupo de Investigación:

INVTEL – Facultad Ingeniería de Telecomunicaciones

GPDUS – Facultad de Ing. Electrónica

Total de Investigadores: (número) 2 Investigadores que componen el grupo

Dirección electrónica Calidad: principal, asociado, auxiliar1_.

1. César Pedraza

Bonilla [email protected] Principal

2. Jaime Vitola

Oyaga [email protected] Asociado

3. Adriana Sanabria [email protected] Auxiliar (semillero

Sinapsys) 4.

5

1_{Deben ser estudiantes de la Universidad, preferiblemente vinculados a un semillero} registrado en la USTA.

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Facultad, Departamento y Programa Académico en el que presta servicios el investigador principal:

Facultad de Ingeniería de Telecomunicaciones.

Lugar de Ejecución del Proyecto:

Ciudad: Bogotá Departamento: Cundinamarca

Duración del Proyecto (en meses): 12

Tipo de Proyecto: (marque con x) Investigación Aplicada ( )

Investigación Básica ( )

Desarrollo Tecnológico (X)

Desarrollo productivo o empresarial ( )

Tipo de Financiación Solicitada (autofinanciación, cofinanciación

interna/externa): cofinanciación interna/externa

Modalidad en la que participa el proyecto: A ( ); B: B1 ( X ) B2 ( )

(ver términos de referencia) Valor solicitado al F

ODEIN (convocatoria interna)

: $ 17.633.000

Valor Contrapartida (entidad cofinanciadora/facultad

)

: $ 126.000.000 Valor total del Proyecto: $ 143.633.000

Pares externos: Nombres completos, direcciones electrónicas, teléfono/fax e instituciones de hasta cinco investigadores expertos en el tema de su propuesta y que estén en capacidad de evaluar proyectos en esta temática, que sean externos a la Universidad Santo Tomás. Señalar la entidad a la que pertenecen.

1. Carlos Camargo Bareño. MsC. Correo: [email protected]

Institución: Universidad Nacional de Colombia Teléfono: 3165000 Ext 11116

2. Sebastián Eslava PhD.

Correo: [email protected]

Institución: Universidad Nacional de Colombia Teléfono: 3165000 Ext 11116

3. José Ignacio Martínez Torre PhD. correo: [email protected]

Institución: Universidad Rey Juan Carlos (España) Teléfono: +34 914888319

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2. RESUMEN DEL PROYECTO

La computación paralela y distribuida constituye un paradigma importante en el mundo de los ordenadores y un campo importante de investigación, que sin duda alguna tendrá grandes repercusiones en el día a día de las personas en un futuro no lejano.

Actualmente las tarjetas gráficas son uno de los componentes más importantes para el procesamiento de datos, gracias a su alto grado de paralelismo y bajo coste. De esta forma, es posible acelerar algoritmos matemáticos que tienen un alto consumo computacional. Tal es el caso de los algoritmos evolutivos, que permiten encontrar soluciones a problemas con espacios de búsqueda no continuos. En este proyecto de investigación, se propone el diseño e implementación de una plataforma paralela heterogénea basada en tarjetas gráficas de alto rendimiento y Arreglos Lógicos Programables por Campos (FPGAs) de última generación. En este trabajo se contempla el estudio y diseño de un mecanismo de planificación para la ejecución de algoritmos evolutivos de forma eficiente sobre la plataforma, consistiendo en un aporte importante a la comunidad científica de la computación de altas prestaciones.

(5)

JOSÉ IGNACIO MARTÍNEZ TORRE

Director del DATCCCIA

Departamento de Arquitectura y Tecnología de Computadores y Ciencias de la Computación e Inteligencia Artificial

D-2019 Ampliación de Rectorado Tel .: +34 91 664 74 96 C/ Tulipán s/n Fax .: +34 91 488 70 49 E-28933 MÓSTOLES [email protected] MADRID - ESPAÑA

Escuela Técnica Superior de Ingeniería Informática

Universidad Rey Juan Carlos

Madrid, España, 16 de noviembre del 2010

Carta de apoyo y colaboración con el proyecto de investigación

presentado por el Dr. César Augusto Pedraza Bonilla

Unidad de Investigación Universidad Santo Tomás Bogotá, Colombia

Yo, José Ignacio Martínez Torre como director del Grupo de Diseño Hardware y Software (GdSwHw) del Departamento de Arquitectura y Tecnología de Computadores, Ciencia de la Computación e Inteligencia Artificial de la Universidad Rey Juan Carlos deseo expresar mi interés en participar y colaborar en el proyecto propuesto por el Dr. César Augusto Pedraza Bonilla, titulado “Computación paralela basada en plataforma híbrida con FPGAs y GPUs de alto rendimiento”.

Dicho proyecto es de gran interés para nuestro grupo porque encaja perfectamente en las líneas de investigación del grupo y continua con la línea iniciada con uno de nuestros proyectos recientemente ejecutado titulado “SMILE: Scientific parallel multiprocessing based on low cost reconfigurable hardware” financiado por el Gobierno Regional de la Comunidad de Madrid y la Universidad Rey Juan Carlos (URJC-CM-2007-CET-1550 URJC-CAM) con un presupuesto ejecutado de 10.000 euros y con una duración de 12 meses. Como resultado, el proyecto generó los siguientes productos:

Título: Genetic Algorithm for Boolean Minimization in a FPGA Cluster Journal: Revista Journal of Supercomputing, 2010.

ISSN: 0920-8542 (JCR: Impact Factor 2008: 0.615)

Título: Content-based Image Retrieval algorithm Acceleration in a Low-cost reconfigurable FPGA Cluster. Journal: Journal of Systems Architecture (Embedded Software Design). Nov 2010.

Título: Self-Reconfigurable Secure File System for Embedded Linux Journal: IET Journal on Computer and Digital Techniques.

Por lo anterior, el GdHwSw destinará 10 horas semanales de dos de sus investigadores para apoyar el proyecto, y podrá a su disposición la infraestructura, entre la que se encuentra:

• Cluster SMILE: compuesto por 32 placas de FPGAs Virtex II-Pro con toda la infraestructura de software implementada.

• Acceso a bases de datos de información científica. Cordialmente,

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Plataforma heterog ´enea para computaci ´on paralela basada en GPUs y FPGAs.

C ´esar Pedraza Bonilla Jaime Vitola Oyaga

Universidad Santo Tom ´as

Facultad de Ingenier´ıa de Telecomunicaciones Facultad de Ingenier´ıa Electr ´onica

Bogot ´a D.C. Noviembre 2010

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Plataforma heterog ´enea para computaci ´on paralela basada en GPUs y FPGAs.

C ´esar Pedraza Bonilla Jaime Vitola Oyaga

Universidad Santo Tom ´as

Facultad de Ingenier´ıa de Telecomunicaciones Facultad de Ingenier´ıa Electr ´onica

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Tabla de Contenidos

I Propuesta Investigativa. 3

1. Estado del arte. 5

2. Planteamiento del problema 7

3. Marco Conceptual. 8 3.1. Tarjetas gr áficas. . . 8 3.2. Algoritmos evolutivos. . . 9 4. Justificaci ón 12 5. Objetivos 13 5.1. Objetivo General. . . 13 5.2. Objetivos Espec´ıficos . . . 13 6. Metodolog´ıa 14 6.1. B úsqueda de metodolog´ıas para sistemas heterog éneos. . . 14

6.2. Dise ˜no e implementaci ´on de la plataforma. . . 15

6.3. Dise ˜no de metodolog´ıa para el planificador. . . 16

6.4. Adecuaci ´on del algoritmo evolutivo. . . 16

6.5. Experimentos. . . 16

6.6. Comparaciones. . . 17

6.7. Impacto curricular y divulgaci ´on. . . 17

6.8. Recolecci ´on de la informaci ´on. . . 18

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II Elementos de Gesti ´on. 21

7. Cronograma general. 22

8. Resultados y productos esperados. 23

9. Presupuesto. 24

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Parte I

Propuesta Investigativa.

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Resumen.

La computaci ón paralela y distribuida constituye un paradigma importante en el mun-do de los ordenamun-dores y un campo importante de investigaci ón, que sin duda alguna tendr á grandes repercusiones en el d´ıa a d´ıa de las personas en un futuro no lejano. Actualmente las tarjetas gr áficas son uno de los componentes m ás importantes para el procesamiento de datos, gracias a su alto grado de paralelismo y bajo coste. De esta forma, es posible acelerar algoritmos matem áticos que tienen un alto consumo compu-tacional. Tal es el caso de los algoritmos evolutivos, que permiten encontrar soluciones a problemas con espacios de b úsqueda no continuos. En este proyecto de investigaci ón, se propone el dise ño e implementaci ón de una plataforma paralela heterog énea basada en tarjetas gr áficas de alto rendimiento y Arreglos L ógicos Programables por Campos (FPGAs) de última generaci ón. As´ı mismo en este trabajo se contempla el estudio y dise ño de un mecanismo de planificaci ón para la ejecuci ón de algoritmos evolutivos de forma eficiente sobre la plataforma, consistiendo en un aporte importante a la comunidad cient´ıfica de la computaci ón de altas prestaciones.

Los resultados obtenidos, ser ´an comparados con otros trabajos similares, en donde no se han empleado dichas arquitecturas, a fin de fijar un aporte firme a la comunidad cient´ıfica y acad ´emica.

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1. Estado del arte.

En la d écada de los 90, la computaci ón ubicua para el procesamiento gr áfico era ciencia ficci ón. Fue hacia finales de los a ños 90 cuando casi todos los ordenadores contaban con una unidad de procesamiento gr áfico (GPU) dedicada a mejorar el rendimiento de los gr áficos 3D e interactivos de muchas aplicaciones. Esta explosi ón de dispositivos dedicados a acelerar el procesamiento gr áfico en los ordenadores se debi ó a la alta de-manda de los juegos, avances en los procesos de fabricaci ón de dispositivos electr ónicos y al intento de explotar el concepto del paralelismo en la computaci ón [12]. Hoy en d´ıa, la capacidad de procesamiento de muchas GPUs supera al de las CPUs m ás comunes del mercado, y han pasado de ser dispositivos meramente dedicados al procesamiento gr áfico al procesamiento mixto (gr áfico y de prop ósito general), por esta raz ón se les de-nomina GPGPUs (General Purpose Graphics Processing Unit) [11]. Este nuevo concepto permiti ó la implementaci ón de algoritmos cient´ıficos que tuviesen la caracter´ıstica de ser altamente paralelizables, logrando valores de aceleraci ón nunca antes alcanzados con un simple ordenador de escritorio.

Por otro lado, casi al mismo tiempo que las GPUs, los dispositivos l ógicos programables por campos o FPGAs se encontraban en auge. Estos elementos para procesamiento de informaci ón consisten en hardware digital reconfigurable mediante herramientas de dise ño avanzadas, que combinadas con dispositivos de gran capacidad conforman sis-temas de procesamiento masivo, que en muchas ocasiones superan a los procesadores de escritorio comerciales [10]. Actualmente existen en el mercado dispositivos FPGAs de gran capacidad y cuyo dise ño generalmente involucra el uso de otras plataformas, lo que las convierte en sistemas heterog éneos con una mayor complejidad en el dise ño, pero con un potencial de procesamiento mayor.

Todas estas plataformas constituyen una oportunidad para la implementaci ón de algo-ritmos que tienen un alto consumo computacional, y su programaci ón desde el punto de vista heterog éneo es un reto para los investigadores y programadores. Una mues-tra clara del potencial de los sistemas heterog éneos y su programabilidad es el super ordenador chino Tianhe 1A, anunciado recientemente y compuesto por 14336 de proce-sadores multin úcleo Intel Xeon y 7168 tarjetas NVIDIA Tesla. As´ı mismo, ofrece un pico de procesamiento de hasta 4.7PFlops [1], que se espera para el pr óximo a ño se postule como el super computador m ás potente del mundo.

Por otro lado, actualmente ya se est án realizando esfuerzos en la comunidad cient´ıfica para la planificaci ón y dise ño de algoritmos sobre plataformas heterog éneas. Gong ha realizado trabajos sobre plataformas heterog éneas para acelerar la generaci ón de n

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ros aleatorios [5], Dongarra se encuentra acelerando mediante GPUs y FPGAs aplica-ciones y simulaaplica-ciones orientadas a la aeron áutica [8]. De igual manera, Spurzem [14] se encuentra desarrollando plataformas heterog éneas para la simulaci ón de fen ómenos astrof´ısicos, cuyos resultados superan a los obtenidos mediante el uso de computado-res convencionales. Otros grupos de investigaci ón importantes, tratan el problema de la planificaci ón de tareas sobre arquitecturas paralelas. La b úsqueda de una combinaci ón óptima para la repartici ón de tareas en las distintas arquitecturas presentes en una plata-forma de este tipo, constituye un problema complejo en la actualidad. Putnam et al [13], se encuentra realizando trabajos en este campo, con resultados prometedores. Ham-pel et al [9], ha desarrollado aplicaciones para repartici ón de tareas en alto nivel sobre sistemas heterog éneos.

En el presente documento se plantea un proyecto de investigaci ón en las l´ıneas de In-teligencia Computacional y Tratamiento Digital de Se ñales de la divisi ón de ingenier´ıas de la Universidad Santo Tom ás. Dicho proyecto contempla el dise ño e implementaci ón de una plataforma heterog énea basada en FPGAs y GPUs, as´ı como el dise ño e imple-mentaci ón de un algoritmo evolutivo sobre dicha plataforma. Estos algoritmos inspirados en el comportamiento de la naturaleza, buscan resolver problemas de optimizaci ón en distintas áreas de la ciencia. Se caracterizan por ser altamente paralelizables, lo que les permite ser llevados con relativa facilidad a plataformas paralelas, tales como FPGAs, clusters de alto rendimiento, tarjetas gr áficas, entre otros.

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2. Planteamiento del problema

El uso de plataformas paralelas, es actualmente uno de los temas m ás importantes de investigaci ón en el área de la inteligencia computacional y las ciencias de la computaci ón. M ás recientemente, encontramos el auge de arquitecturas para procesamiento gr áfico (GPUs, Graphics Processing Unit), y que en los últimos dos a ños se han adaptado para el uso de prop ósito general.

De esta manera, surge el problema a cerca de¿c ómo realizar la repartici ón de tareas en una plataforma heterog énea basada en GPUs y FPGAs, a fin de optimizar su funciona-miento y lograr el m áximo rendifunciona-miento?. Como aplicaci ón, se plantea la aceleraci ón de un algoritmo evolutivo, que consisten en modelos matem áticos para optimizaci ón que se caracterizan por funcionar bien en espacios no continuos, pero con un alto coste compu-tacional [15].

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3. Marco Conceptual.

3.1. Tarjetas gr ´aficas.

En la d écada de los 90, la computaci ón ubicua para el procesamiento gr áfico era ciencia ficci ón. Fue hacia finales de los a ños 90 cuando casi todos los ordenadores contaban con una unidad de procesamiento gr áfico (GPU) dedicada a mejorar el rendimiento de los gr áficos 3D e interactivos de muchas aplicaciones. Esta explosi ón de dispositivos dedicados a acelerar el procesamiento gr áfico en los ordenadores se debi ó a la alta de-manda de los juegos, avances en los procesos de fabricaci ón de dispositivos electr ónicos y al intento de explotar el concepto del paralelismo en la computaci ón [12]. Hoy en d´ıa, la capacidad de procesamiento de muchas GPUs supera al de las CPUs m ás comunes del mercado, y han pasado de ser dispositivos meramente dedicados al procesamiento gr áfico al procesamiento mixto (gr áfico y de prop ósito general), por esta raz ón se les de-nomina GPGPUs (General Purpose Graphics Processing Unit) [11]. Este nuevo concepto permiti ó la implementaci ón de algoritmos cient´ıficos que tuviesen la caracter´ıstica de ser altamente paralelizables, logrando valores de aceleraci ón nunca antes alcanzados con un simple ordenador de escritorio. La figura 1 muestra la evoluci ón en la capacidad de procesamiento de las CPUs comparadas con la familia GeForce de GPUs de NVIDIA.

Figura 1: Operaciones de punto flotante por segundo en los ´ultimos a ˜nos en dispositivos CPU y GPU. Tomado de Cuda program guide, NVIDIA [6].

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3.2. Algoritmos evolutivos.

Los algoritmos evolutivos parten del concepto de la teor´ıa de la evoluci ón propuesta por Charles Darwin [7] en el que se postula el principio de selecci ón natural en las especies. Darwin argument ó que los individuos que mejor se adaptan a un medio tienen mayor probabilidad de supervivencia y de multiplicaci ón, y por tanto, tendr án m ás probabilida-des de sobrevivir como especie. Adicionalmente, explica que cada vez que se transfiere la informaci ón f´ısica de los padres a los hijos se introducen peque ñas variaciones o mu-taciones que causar án un cambio en la especie, haci éndole m ás fuerte o m ás d ébil. A este proceso se le denomina evoluci ón de las especies.

Actualmente, la gen ética y las leyes de la herencia gen ética complementan la teor´ıa de Darwin y explican el proceso de la herencia o paso de las caracter´ısticas f´ısicas de una generaci ón a otra descendiente. Este concepto m ás moderno se denomina neodarwi-nismo, y explica c ómo las caracter´ısticas f´ısicas de un individuo o f enotipo dependen en buena parte de la informaci ón gen ética o de su genotipo [4]. El genotipo consiste en cadenas de genes relacionados de forma compleja y que definen las unidades de transferencia de la herencia en la reproducci ón, donde a su vez se da lugar a imperfec-ciones en su replicaci ón llamadasmutaciones. Estas mutaciones se presentan con una probabilidad bastante baja, dado que existen mecanismos de reparaci ón dentro de los mismos genes y que reducen sustancialmente el porcentaje de error en el proceso de reproducci ón. En este último se presenta el mecanismo de recombinaci ón gen ética, que consiste en la transposici ón de fragmentos de ADN entre dos cromosomas durante la meiosis. Como resultado, se produce un efecto similar al de las mutaciones, dando lugar a m ás diversidad de individuos dentro de una especie. Finalmente, podemos definir a la evoluci ón [3] como a la variaci ón de las frecuencias de los alelos (rasgos f´ısicos que ca-racterizan los genes) en las poblaciones a lo largo del tiempo. Este concepto es la base del dise ño para la computaci ón evolutiva, en la que se intenta dar soluci ón a problemas de optimizaci ón mediante la manipulaci ón de la informaci ón mediante t écnicas que imi-tan el proceso evolutivo. Es imporimi-tante destacar, que el objetivo no es imitar al m áximo el comportamiento natural de la evoluci ón, si no de imitar aquellos comportamientos para la optimizaci ón en cada una de las aplicaciones en las que se usen.

Los algoritmos evolutivos como hemos mencionado, son m étodos de optimizaci ón y b úsqueda de soluciones basados en los conceptos de la evoluci ón biol ógica. A conti-nuaci ón se describir án los aspectos m ás relevantes de los algoritmos evolutivos y que los diferencian de los dem ás algoritmos de optimizaci ón. Entre los aspectos m ás impor-tantes de los algoritmos evolutivos se encuentran [2]:

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Dan m últiples soluciones a un problema. Cada uno de los individuos de la poblaci ón en un algoritmo evolutivo es una posible soluci ón a un problema.

Los individuos de una poblaci ón cambian a trav és de las generaciones. Cada vez que surge una nueva generaci ón pueden aparecer m últiples copias de un mismo individuo, as´ı como variaciones de algunos individuos mediante procesos de trans-formaci ón.

Los individuos que se alteran y se replican son escogidos mediante un operador de selecci ´on y las distintas modificaciones son realizadas mediante los operadores gen ´eticos.

Figura 2: Flujo general de un algoritmo evolutivo.

La figura 2 muestra los pasos m ás importante en la ejecuci ón de un algoritmo evolutivo. El primer paso consiste en crear una poblaci ón de forma aleatoria pero con una estructura bien definida, dependiendo de la representaci ón que se emplee para los individuos. A continuaci ón, una funci ón de ajuste asigna un valor a cada uno de los miembros de la poblaci ón, que expresa la adaptabilidad en el medio, o lo que es lo mismo, la capacidad

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alteraci ón o modificaci ón mediante los operadores de cruce y mutaci ón y que ser án de tipo aleatorio. El principal objetivo de estos dos operadores es el de generar una nueva poblaci ón para aumentar la probabilidad de encontrar una soluci ón, bien sea mediante el intercambio de estructuras entre individuos (cruce) o mediante la alteraci ón de una parte de éstas (mutaci ón). Este ciclo se repetir á tantas veces como sea necesario hasta que se cumplan las condiciones de finalizaci ón del algoritmo, basadas en los requerimientos del problema, dado que en algunos casos pueden existir mejores soluciones, o lo que en t érminos de optimizaci ón se denomina óptimo local.

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4. Justificaci ´

on

Expertos en arquitectura de computadores, preveen que en un futuro no lejano la compu-taci ón en cada uno de los hogares no se realizar á de forma centralizada, si no que se har á de forma distribuida. Esto implica el uso de no s ólo un computador (como se rea-liza actualmente con un computador personal) para las tareas dom ésticas en nuestros hogares, si no el uso de m últiples elementos de procesamiento presentes en distintos componentes de uso diario como por ejemplo los m óviles, los electrodom ésticos, las agendas personales, los bol´ıgrafos inteligentes, entre otros.

Lo anterior supone el uso de una red de procesadores de menor capacidad en paralelo para la realizaci ´on de las tareas requeridas, lo que a su vez implica, un cambio en la forma en que se gestionan y se dise ˜nan las tareas.

Uno de los inconvenientes a la hora de implementar un algoritmo sobre una plataforma paralela, es el de encontrar la configuraci ón óptima para su funcionamiento. Esto impli-ca la simulaci ón e implementaci ón del algoritmo, realizando experimentos de distintos dise ños y configuraciones, para encontrar una soluci ón óptima.

El desarrollo de metodolog´ıas y estrategias de dise ño para este tipo de plataformas, constituye una necesidad para el ingeniero actual. Por tanto la investigaci ón e implanta-ci ón curricular de estas tecnolog´ıas son de vital importanimplanta-cia a nivel de las facultades, a nivel institucional de la Universidad Santo Tom ás y a nivel de las soluciones que demanda el pa´ıs.

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5. Objetivos

5.1. Objetivo General.

Dise ñar e implementar una plataforma heterog énea basada en GPUs y FPGAs y desa-rrollar una metodolog´ıa para el dise ño y repartici ón de tareas de algoritmos evolutivos sobre dicha plataforma.

5.2. Objetivos Espec´ıficos

Dise ˜nar una plataforma heterog ´enea basada en GPUs y FPGAs.

Observar el funcionamiento de un algoritmo evolutivo modificando el modo de ope-raci ón de los operadores gen éticos de mutaci ón y cruce.

Dise ñar una funci ón de ajuste o fitness adecuada para la plataforma heterog énea. Paralelizar un algoritmo evolutivo mediante una metodolog´ıa reconocida, preferi-blemente la de Foster.

Optimizar el funcionamiento de un algoritmo evolutivo para una tarjeta gr áfica o GPU de alto rendimiento, encontrando un n úmero óptimo de bloques e hilos en el programa paralelo.

Comparar los resultados obtenidos con otros trabajos de implementaciones de al-goritmos evolutivos sobre plataformas similares, y determinar el coste y rendimiento de evolucionar dicho algoritmo en la plataforma.

Realizar un balance del proyecto para determinar el impacto sobre el contenido curricular de las facultades de ingenier´ıa de Electr ´onica y de Ingenier´ıa de Teleco-municaciones.

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6. Metodolog´ıa

La figura 3 muestra un resumen de los pasos que comprenden la metodolog´ıa propuesta para el desarrollo del proyecto de investigaci ´on. Esta consiste en una metodolog´ıa de base cuantitativa por que en todo momento se pretende aumentar la eficiencia de un sistema determin´ıstico, mediante el uso de distintas estrategias y mediciones realizadas a un sistema.

En esta se pueden observar las distintas fases que comprenden el proyecto y las fuentes a partir de las que ser ´an ejecutadas.

Almacenar metodología Búsqueda de metodologías para sistemas heterogéneos. Diseño e implementación de la plataforma. Diseño de metodología para el planificador (scheduler) Adecuación del algoritmo evolutivo Experimentos ¿Algoritmo óptimo?

Comparaciones Impacto curricular Si

No

Figura 3: Metodolog´ıa propuesta para el desarrollo del proyecto.

6.1. B ´usqueda de metodolog´ıas para sistemas heterog ´eneos.

En esta fase del proyecto se realiza una b úsqueda exhaustiva de algoritmos existentes para la planificaci ón de tareas en sistemas heterog éneos. En esencia, se realiza una recolecci ón de informaci ón m ás detallada que la realizada en el estado del arte en dis-tintas fuentes de informaci ón cient´ıfica en ciencias de la computaci ón, tales como IEEE, SpringerLink, ACM, libros, entre otros.

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(tipo A) que tienen en el ´area. Por otro lado, el proyecto aqu´ı propuesto da continuidad al proyecto ”SMILE: Scientific parallel multiprocessing based on low cost reconfigurable hardware.ej_{ecutado recientemente por el GdHwSw, y financiado por el gobierno regional}

de la comunidad de Madrid y la Universidad Rey Juan Carlos con un total de 10.000 euros.

Fuentes: Bases de datosIEEEXplore,SpringerLink,ACM, libros, investigador

experto extranjero.

Herramientas: Software para almacenamiento bibliogr ´afico digital, mapas

menta-les y diagramas de flujo.

6.2. Dise ˜no e implementaci ´on de la plataforma.

El objetivo de esta fase es el de dise ñar e implementar la plataforma paralela hete-rog énea. Aqu´ı se determinar án aspectos de la plataforma tales como n úmero de nodos, topolog´ıa para las comunicaciones, memoria requerida, sistemas operativos, librer´ıas de software, compiladores, entre otros. En el dise ño de la plataforma paralela se realizar án pruebas con tres tipos de arquitecturas:

Plataforma basada en GPUs con tarjetas NVIDIA Tesla C2050.

Plataforma basada en FPGAs de alto rendimiento Virtex 5 para OpenSparc. Plataformas embebidas basadas en FPGAs y procesadores de bajo coste Gumstix y SIE, esta ´ultima resultado de proyectos de investigaci ´on para hardware libre en la Universidad Nacional de Colombia.

Adicionalmente se requerir ´a el uso de una plataforma para las comunicaciones que per-mita realizar pruebas mediante distintas topolog´ıas de red. Para llevar a cabo este paso se har ´a uso de dos plataformas NetFPGA de DigilentInc.

Fuentes: Material bibliogr áfico que d é soporte a los aspectos de hardware de la plataforma henterog énea.

Herramientas: Tarjetas gr ´aficas NVIDIA Tesla, tarjetas para desarrollo de Xilinx, sistema operativo Linux, compiladores para hardware gr ´afico, herramientas de soft-ware de Xilinx.

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6.3. Dise ˜no de metodolog´ıa para el planificador.

Esta es una de las fases m ás importantes del proyecto. Durante su ejecuci ón, se di-se ñar án algoritmos que determinan distintas formas para implementar las tareas en la plataforma paralela, esto es, distintas formas de repartir la carga computacional en cada una de los elementos de procesamiento.

Fuentes: Material bibliogr ´afico recolectado.

Herramientas: Compiladores.

6.4. Adecuaci ´on del algoritmo evolutivo.

Esta fase ocurre inmediatamente despu és de obtener un algoritmo de planificaci ón can-didato, en ella el algoritmo evolutivo es segmentado en m últiples tareas y repartido en los elementos de procesamiento de acuerdo a como lo determine el algoritmo planificador.

Fuentes: C ´odigos fuente del algoritmo evolutivo, algoritmo planificador.

Herramientas: compiladores, tarjetas NVIDIA, tarjetas para desarrollo con FPGA,

herramientas de Xilinx.

6.5. Experimentos.

Luego de realizar la paralelizaci ón y distribuci ón del algoritmo evolutivo, éste es sometido a distintas pruebas para determinar su rendimiento. Entre las pruebas que se realizan se determinan: eficiencia de la funci ón de ajuste, eficiencia de los operadores gen éticos, tiempos de respuesta,speedup del algoritmo respecto a su funcionamiento en PC. Una vez realizados estos experimentos que determinan la eficiencia, se decide si la planifica-ci ón efectuada es o no efiplanifica-ciente. De ser as´ı, el algoritmo empleado es almacenado en la base de datos de planificadores.

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6.6. Comparaciones.

Una vez superada las fases de experimentaci ón y se han obtenido algunos algoritmos de planificaci ón, se procede a realizar comparaciones del rendimiento del algoritmo evo-lutivo con otros trabajos con plataformas similares. En este paso se determina el impacto de la investigaci ón respecto a otros trabajos de otros laboratorios en el mundo, as´ı como la forma, congresos yjournalsen que se publicar án los resultados.

Fuentes: Bases de datosIEEEXplore,SpringerLink,ACM.

Herramientas: Software para estad´ıstica entre otros.

6.7. Impacto curricular y divulgaci ´on.

El impacto sobre los contenidos curriculares de las facultades de ingenier´ıa electr ónica e Ingenier´ıa de telecomunicaciones ser á determinado en esta fase. Dado que la tecnolog´ıa empleada y desarrollada es de importancia en el ámbito de la arquitectura de computado-res, inteligencia computacional, procesamiento digital de se ñales y computaci ón paralela, se espera un impacto directo en los contenidos curriculares de las facultades.

Para la fase de la divulgaci ón se espera aplicar a uno o dos journals, y congresos in-ternacionales, en lo que se haya publicado previamente con el trabajoSM ILErealizado previamente en el Grupo de Dise ño Hardware y Software (GdHwSw) contando con la experiencia de los investigadores en la publicaci ón de este tipo de trabajos:

T´ıtulo: Genetic Algorithm for Boolean Minimization in a FPGA Cluster.

Journal: Revista Journal of Supercomputing, 2010.

ISSN: 0920-8542 (JCR: Impact Factor 2008: 0.615).

T´ıtulo: Content-based Image Retrieval algorithm Acceleration in a Low-cost recon-figurable FPGA Cluster.

Journal: Journal of Systems Architecture (Embedded Software Design). Nov 2010.

ISSN: 1383-7621 (JCR: Impact Factor 2008: 0.984).

T´ıtulo: Self-Reconfigurable Secure File System for Embedded Linux.

Journal: IET Journal on Computer and Digital Techniques.

ISSN: 1751-8601 (JCR: Impact Factor 2008: 0.45). 17

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Fuentes: Bases de datosIEEEXplore,SpringerLink,ACM.

Herramientas: Herramientas de software libre para elaboraci ´on de documentaci ´on cient´ıfica.

6.8. Recolecci ´on de la informaci ´on.

Los datos se recolectar án mediante t écnicas cuantitativas propias de las áreas a las que pertenece el proyecto de investigaci ón. Las herramientas de software para la recolecci ón de datos que se emplear án ser án de libre acceso, adecuadas para las aplicaciones y de uso estandarizado, lo que valida las mediciones realizadas.

La informaci ´on recolectada ser ´a clasificada en las siguientes categor´ıas:

Tiempos de respuesta. Determina el tiempo en que se ejecuta un algoritmo en un sistema de procesamiento de datos.

Factores de aceleraci ´on. Permiten comparar los tiempos de respuesta entre distin-tas plataformas de procesamiento de datos.

Coste de evoluci ´on. Determina el coste final de una plataforma para el objetivo fijado. Es un buen indicador del rendimiento de un sistema resultado de un proyecto de investigaci ´on.

(26)

Referencias

[1] Top 500 supercomputers.

[2] Lourdes Araujo and Carlos Cervig ´on. Algoritmos evolutivos Un enfoque pr ´actico. Ra-Ma, 2009.

[3] D. Ashlock. Evolutionary Computation for Modeling and Optimization. 2005.

[4] D Ashlock and J Golden. Evolutionary computation and fractal visualization of se-quence data. Evolutionary Computation in Bioinformatics, page 0, 2003.

[5] Gong Chunye, Liu Jie, Qin Jin, Hu Qingfeng, and Gong Zhenghu. Hybrid Embarras-singly Parallel on heterogeneous platform. IEEE, July 2010.

[6] NVIDIA Corporation. NVIDIA, 2009.

[7] C Darwin. On the origin of species by means of natural selection, or the preservation of favoured races in the struggle for life. New York: D. Appleton, 1859.

[8] Jack Dongarra, Gregory Peterson, Stanimir Tomov, Jeff Allred, Vincent Natoli, and David Richie. Exploring New Architectures in Accelerating CFD for Air Force Appli-cations. IEEE, July 2008.

[9] Erik Hampel, Volker; Maehle. High-Level Application Design for Hybrid Computing Systems - Conference papers - VDE Publishing House. InARCS ’10 - 23th Interna-tional Conference on Architecture of Computing Systens 2010, page 1, 2010. [10] A Lawrence, A Kay, W Luk, T Nomura, and I Page.Using reconfigurable hardware to

speed up product development and performance, pages 111—-118. Springer, 1995. [11] D Luebke, M Harris, and N Govindaraju. GPGPU: general-purpose computation on graphics hardware. InProceedings of the 2006 ACM/IEEE conference on Super-computing, page 208. ACM, 2006.

[12] D Luebke and G Humphreys. How gpus work. Computer, IEEE Society, 40(2):96— -100, 2007.

[13] Andrew Putnam, Bennett Dave, Eric Dellinger, Jeff Mason, and Prasanna Sundara-rajan. CHiMPS: a high-level compilation flow for hybrid CPU-FPGA architectures.

FPGA ’08 Proceedings of the 16th international ACM/SIGDA symposium on Field programmable gate arrays, page 1, 2008.

(27)

[14] R. Spurzem, P. Berczik, G. Marcus, A. Kugel, G. Lienhart, I. Berentzen, R. M ¨anner, R. Klessen, and R. Banerjee. Accelerating astrophysical particle simulations with programmable hardware (FPGA and GPU). Computer Science - Research and De-velopment, 23(3-4):231–239, May 2009.

(28)

Parte II

Elementos de Gesti ´

on.

(29)

7. Cronograma general.

(30)

8. Resultados y productos esperados.

Generaci ´on de nuevo conocimiento:

Resultado esperado Beneficiarios

Registro de software Grupos de investigaci ´on INVTEL y PROCESAMIENTO DIGITAL DE SE ˜NALES

Universidad Santo Tom ás. Publicaci ón clase A Grupos de investigaci ón INVTEL

y PROCESAMIENTO DIGITAL DE SE ˜NALES Universidad Santo Tom ´as.

2 divulgaciones en Universidad Santo Tom ´as congresos internacionales

Impactos esperados:

Impacto esperado Categor´ıa Plazo Supuestos

Asignatura Electiva Curricular 1 a ño Equipos Productos tipo A Competitividad 1 a ño Alto rendimiento en la Universidad Santo Tom ás del algoritmo en el área de la computaci ón paralela

Competencias de los estudiantes Competitividad 3 a ˜nos Equipos de Ing Electr ´onica e

Ing de Telecomunicaciones en computaci ´on paralela

(31)

(32)

10. Curriculum Vitae.

(33)

Tabla 5.1 Presupuesto global de la propuesta por fuentes de financiación (en miles de $).

FUENTES

En caso de contar con recursos de una entidad externa aparecerá una tercera columna donde se muestren los rubros y

recursos aportados por el confinanciador RUBROS

FINANCIABLES

FODEIN-USTA CONTRAPARTIDA COFINANCIACIÓN

TOTAL PERSONAL (tabla 5.2) 1000 26.250 72.000 99.250 EQUIPOS (Tablas 5.3 y 5.4) 17.552 6.000 12.000 35.552 SOFTWARE (tabla 5.5) 0 VIAJES (tabla 5.6) 3.811 3.811 SALIDAS DE CAMPO (tabla 5.7) 0 MATERIALES (tabla 5.8) 0 MATERIAL BIBLIOGRÁFICO (tabla 5.9) 0 PUBLICACIONES Y PATENTES (tabla 5.10) 0 SERVICIOS TÉCNICOS (tabla 5.11) 0 TOTAL 22.363 32250 84.000 138.613

(34)

Tabla 5.2 Descripción de los gastos de personal (en miles de $).2 Dedicación Recursos Investi-gador Formación Académica Función Dentro Del

Proyecto Horas/Se-manal

FODE-IN USTA Contra-partida COFINAN-CIACIÓN Total César Pedraza Bonilla Doctorado Investigador principal 20 18.750 18.750 Jaime Vitola Oyaga Maestría Investigador 8 7.500 7.500 Jose Ignacio Martínez Torre Doctorado Investigador 10 36.000 36.000 Javier Cano

Montero Maestría Investigador 10 36.000 36.000

Adriana

Sanabria Estudiante Fac Ing Electrónica Auxiliar de investigación 5 1000 1.000 TOTAL ₁₀₀₀ _26.250 _72.000 _99.250

2_{El cálculo de las horas de investigación dedicadas al proyecto debe corresponder con}

la dedicación del docente sea de tiempo completo o medio tiempo. En el primer caso el máximo de horas semanales dentro del proyecto será de 15 horas y para el segundo caso de 20 horas. El valor de la contrapartida corresponderá a lo asignado en la nómina de la Facultad, Departamento o Unidad académica a la cual esta vinculado el docente.

(35)

Tabla 5.3 Descripción de los equipos que se planea adquirir (en miles de $).

Recursos

Equipo Justificación FODEIN- USTA Contrapartida Total 2 tarjetas NVIDIA Tesla C2050 (GPUs) Parte de plataforma heterogénea basada en GPUs y FPGAs 9.375 9.375 2 tarjetas Virtex-5 OpenSPARC Evaluation Platform. (FPGAs) Parte de plataforma heterogénea basada en GPUs y FPGAs 2.812 2.812 2 Gumstix Overo EVM pack

Plataforma embebida para

sistema heterogéneo

1.635 1.635

NetFPGA Plataforma para

concentrar una red mediante Ethernet basada en FPGAs 1.865 1.865 Implementación de plataforma de 10 placas SIE basada en FPGA y coprocesador. Tarjetas para construcción de sistema heterogéneo basado en microprocesadores embebidos y FPGAs. 1.865 1.865 TOTAL 17.552 17.552

Tabla 5.4 Descripción y cuantificación de los equipos de uso propio (en miles de $)

EQUIPO VALOR

2 computadores personales Intel Core i7 6GB, 1TB 6.000

Cluster de alto rendimiento ALTAMIRA (en España). 500.0003

Cluster de FPGAs SMILE. (en España) 12.000

TOTAL 18.000

(36)

Tabla 5.5. Descripción del software que se planea adquirir (en miles de $).

RECURSOS

SOFTWARE JUSTIFICACIÓN FODEIN-

USTA Contrapartida TOTAL

TOTAL 0

Tabla 5.6 Descripción y justificación de los viajes (en miles de $) Recursos

Lugar /No. De viajes

Justifica-ción Pasajes ($) Estadía ($) To-tal días FODEIN- USTA

Contra-partida

TOTAL

Madrid-Bogotá Curso de Capacitación en sistemas de alto rendimiento por investigador de Españas. 2’811.000 1’000.000 5 3.811.000 3.811.000 1.TOTAL 3.811.000

Tabla 5.7 Valoración salidas de campo (en miles de $)

Ítem Recursos TOTAL

FODEIN-

USTA Contrapartida

(37)

Tabla 5.8 Materiales y suministros (en miles de $)

Materiales Justificación Valor

TOTAL 0

Tabla 5.9 Bibliografía (en miles de $)

Ítem Justificación Valor

TOTAL 0

Tabla 5.10 Publicaciones y patentes (en miles de $)

Tipo de publicación Justificación Valor

TOTAL 0

Tabla 5.11 Servicios Técnicos4_{(en miles de $)}

Tipo de servicio Justificación Valor

TOTAL 0

4_{Se entiende por Servicio Técnico aquella labor transitoria o permanente realizada por}

una persona, sea de carácter intelectual o material, que se agota con su ejecución y que no va más allá del objeto contratado. La Universidad acoge la definición de la DIAN que los define como “aquellos que requieren de la utilización y aplicación de ciertos conocimientos especiales que permiten aplicar métodos y procedimientos, efectuar seguimientos, evaluaciones, análisis o emitir conceptos o

(38)

Nombre César Augusto Pedraza Bonilla Nombre en citaciones PEDRAZA BONILLA, CÉSAR AUGUSTO

Nacionalidad Colombiana

Formación Académica

Doctorado Universidad Rey Juan Carlos

Doctorado en Ingenería Informática y Nuevas Tecnol Enerode2006 - Juniode 2010

Maestria/Magister Universidad De Los Andes - Uniandes Maestría En Ingeniería Electrónica y de Computador de2002 - de 2004

Sistema Integrado de Control de temperatura aplicado a sensores de gas de óxido metálico Pregrado/Universitario Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica

de1996 - de 2001

Prototipo Tarjeta de desarrollo para FPGA Spartan XCS10 con Codiseño

Experiencia profesional

Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Dedicación: 0 horas semanales Enero de 2003 de

Actividades de administración

- Miembro de consejo de centro - Cargo: Profesor titular Julio de 2004 de

- Miembro de consejo de centro - Cargo: Catedratico Febrero de 2003 Junio de 2004 Actividades de docencia

- Pregrado - Nombre del curso: Computadores, Enero 2003 - Pregrado - Nombre del curso: Técnicas Disgitales III, Enero 2003 - Pregrado - Nombre del curso: Técnicas Digitales II, Enero 2003 - Pregrado - Nombre del curso: Sistemas Digitales, Enero 2003 Actividades de investigación

- Investigación y Desarrollo - Titulo: Enero 2004

- Investigación y Desarrollo - Titulo: diseño de un laboratorio de procesamiento digital de señales fase 2 Enero 2003 Fundacion Universitaria San Martin

Dedicación: 8 horas semanales Enero de 2002 Diciembre de 2002 Actividades de administración

- Miembro de consejo de centro - Cargo: Catedrático Enero de 2002 Diciembre de 2002 Actividades de docencia

- Pregrado - Nombre del curso: Lenguaje de Máquina, Enero 2002 Diciembre 2002 - Pregrado - Nombre del curso: Electrónica Digital, Enero 2002 Diciembre 2002 Fundación Universidad Central

Dedicación: 20 horas semanales Enero de 2002 Junio de 2004 Actividades de administración

- Miembro de consejo de centro - Cargo: Catedratico Enero de 2002 Junio de 2004 Actividades de docencia

- Pregrado - Nombre del curso: Digitales I, Enero 2002 Junio 2004 - Pregrado - Nombre del curso: Digitales III, Enero 2002 Junio 2004 - Pregrado - Nombre del curso: Digitales II, Enero 2002 Junio 2004

Áreas de actuación

Ingenierías -- Ingeniería Eléctrica -- Circuitos Eléctricos, Magnéticos y Electrónicos -- Diseño Vlsi

Ingenierías -- Ingeniería Eléctrica -- Circuitos Eléctricos, Magnéticos y Electrónicos -- Tratamiento Digital de Señales Ingenierías -- Ingeniería Eléctrica -- Circuitos Eléctricos, Magnéticos y Electrónicos -- Circuitos Electrónicos

Ingenierías -- Ingeniería Eléctrica -- Circuitos Eléctricos, Magnéticos y Electrónicos -- Circuitos Lineales y No-Lineales Idiomas

Habla Escribe Lee Entiende

Inglés Aceptable Aceptable Bueno Aceptable

Lineas de investigación

Procesamiento digital de senales, Activa:Si Redes Neuronales, Activa:Si

Diseno de sistemas VLSI, Activa:Si

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Premios y reconocimientos

Tesis Meritoria,Universidad Santo Tomás - de 2001

Artículos

Producción bibliográfica _ Artículos publicados en revistas científicas _ Completo

CESAR AUGUSTO PEDRAZA BONILLA, JOSE IGNACIO MARTINEZ TORRE, JAVIER CASTILLO VILLAR, PABLO HUERTA PELLITERO, "Content-based image retrieval algorithm acceleration in a low-cost reconfigurable FPGA cluster" . En: Gran Bretaña

Journal Of Systems Architecture ISSN: 1383-7621 ed: v.56 fasc.11 p.633 - 640 ,2010

CESAR AUGUSTO PEDRAZA BONILLA, JAVIER CASTILLO VILLAR, JOSE IGNACIO MARTINEZ TORRE, PABLO HUERTA PELLITERO, "Genetic Algorithm for Boolean minimization in an FPGA cluster" . En: Holanda

The Journal Of Supercomputing ISSN: 1573-0484 ed: v.NA fasc.NA p.1 - 9 ,2010

CESAR AUGUSTO PEDRAZA BONILLA, JAVIER CASTILLO VILLAR, PABLO HUERTA PELLITERO, JOSE IGNACIO MARTINEZ TORRE, "Self-reconfigurable secure file system for embedded Linux." . En: Gran Bretaña

IET Computers & Digital Techniques ISSN: 1751-8601 ed: IET Digital Library

v.2 fasc.NA p.461 - 470 ,2008

CESAR AUGUSTO PEDRAZA BONILLA, "- Implementación de la transformada rápida de Fourier base 4n en hardware" . En: Colombia Hallazgos ISSN: 1794-3841 ed: Departamento Publicaciones Universidad Santo Tomas

v.5 fasc.1 p.140 - 150 ,2006

Palabras:

Comunicacion, Fast Fourier Transform, FPGA,

Sectores:

Fabricación de material electrónico y de aparatos y equipos de comunicación, Fabricación de material electrónico y de aparatos y equipos de comunicación - Fabricación de aparatos y equipos de telecomunicación,

CESAR AUGUSTO PEDRAZA BONILLA, "- Implementación de la FFT en hardware aplicada a recepción en OFDM" . En: Colombia Hallazgos ISSN: 1794-3841 ed: Departamento Publicaciones Universidad Santo Tomas

v.5 fasc.1 p.129 - 139 ,2006

Palabras:

Comunicacion, DSP, FPGA, Fast Fourier Transform,

Sectores:

Fabricación de material electrónico y de aparatos y equipos de comunicación, Fabricación de material electrónico y de aparatos y equipos de comunicación - Fabricación de aparatos y equipos de telecomunicación,

Trabajos en eventos(capítulos de memoria)

Producción bibliográfica _ Trabajos en eventos (Capítulos de memoria) _ Completo

CESAR AUGUSTO PEDRAZA BONILLA, ANGELA SOFIA PENALOSA, "- Sistema de comunicación usando modulación por codificación de pulsos diferencial (DPCM) implementado en FPGA" En: Colombia. 2006. Evento: XI simposio de tratamiento de señales, imágenes y visión atificial. IEEE Colombia Ponencia:Libro:Memorias Del Xi Simposio De Tratamiento De Señales, Imágenes Y Visión Artificial, Pontificia Universidad Javeriana , p. - , v.1 <, fasc.1

Palabras:

DSP, FPGA, procesamiento digital,

Areas:

Ingenierías -- Ingeniería Eléctrica,

Sectores:

Fabricación de material electrónico y de aparatos y equipos de comunicación,

CESAR AUGUSTO PEDRAZA BONILLA, ANTONIO GARCIA ROZO, MAURICIO GUERRERO HURTADO, "Sistema Integrado de Control de Temperatura Aplicado a Sensores de Gas de Öxido Metálico" En: Colombia. 2005. Evento: XI Workshop de Iberchip Ponencia:Libro:XI Workshop de Iberchip, XI Workshop de Iberchip , p.229 - 236 , v.1 <, fasc.

(40)

industriales,

CESAR AUGUSTO PEDRAZA BONILLA, "Cluster Architecture Based On Low Cost Reconfigurable Hardware." En: Alemania. 2008. Evento: International Conference on Field Programmable Logic and Applications (FPL) Ponencia:Cluster Architecture Based On Low Cost

Reconfigurable Hardware. Libro:Proceeding on International Conference on Field Programmable Logic and Applications, 2008. FPL 2008., , p.595 - 598 , v.NA <, fasc.NA

(41)

Nombre Jaime VITOLA OYAGA

Nombre en citaciones VITOLA OYAGA, JAIME

Nacionalidad Colombiana

Formación Académica

Maestria/Magister Universidad Distrital "Francisco José De Caldas" Maestria En Teleinformatica

Enerode2002 - Diciembrede 2005

Plataforma de laboratorio de pircosatélites para la Universidad Distrital Francisco José de Caldas

Especialización Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Especialización En Instrumentación Electronica

de1999 - de 2000

MANUAL DE LABORATORIO PARA OSCILOSCOPIO Y ANALIZADOR DE ESPECTRO

Pregrado/Universitario Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica

de1990 - de 1997

CONTROL DE ACCESO PROGRAMAMBLE UTILIZANDO TECNOLOGIA POWER LINE CARRIER"

Experiencia profesional

Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Dedicación: 0 horas semanales Enero de 1998 de

- Miembro de consejo de centro - Cargo: Profesor titular Enero de 1998 de

Actividades de docencia

- Pregrado - Nombre del curso: COMPUTADORES, Enero 2003 - Pregrado - Nombre del curso: TECNICAS DIGITALES III, Enero 2003 - Pregrado - Nombre del curso: TECNICAS DIGITALES II, Enero 2003 - Pregrado - Nombre del curso: CIRCUITOS II Y LABORATORIO, Enero 2003

- Capacitación/Entrenamientos dictados - Nombre del curso: MICROCONTROLADORES, Noviembre 2002 Diciembre 2002 - Capacitación/Entrenamientos dictados - Nombre del curso: LENGUAJE VHDL, Noviembre 2002 Diciembre 2002 - Capacitación/Entrenamientos dictados - Nombre del curso: LAB VIEW, Noviembre 2002 Diciembre 2002

Actividades de investigación

- Investigación y Desarrollo - Titulo: Enero 2003

Tecnologias Analogas Digitales Limitada Dedicación: 20 horas semanales Enero de 1997 de

- Miembro de consejo de centro - Cargo: Ingeniero de diseño Enero de 1997 de

Desarrollo y Diseño

Dedicación: 0 horas semanales Enero de 1997 de

- Servicio Técnico Especializado - Cargo: Mantenimiento y diseño Enero de 1997 de

Desarrollo y Diseño

Dedicación: 0 horas semanales Enero de 1996 Enero de 1997

- Servicio Técnico Especializado - Cargo: Diseño y mantenimiento Enero de 1996 Enero de 1997

Disoelectro Limitada

Dedicación: 30 horas semanales Enero de 1996 Enero de 1997

- Miembro de consejo de centro - Cargo: INGENIERO DE DISEÑO Y MANTENIMIENTO Enero de 1996 Enero de 1997

Áreas de actuación

Ingenierías -- Ingeniería Eléctrica -- Electrónica Industrial, Sistemas y Controles Electrónicos -- Electrónica Industrial Ingenierías -- Ingeniería Eléctrica -- Inteligencia Artificial -- Redes Neuronales

Ingenierías -- Ingeniería Eléctrica -- Electrónica Industrial, Sistemas y Controles Electrónicos -- Automación Electrónica de Procesos Eléctricos e Industriales

(42)

REDES NEURONALES, Activa:Si

Artículos

JAIME VITOLA OYAGA VITOLA OYAGA, ADRIANA CAROLINA SANABRIA BORBON, ECSON ANDRES RODRIGUEZ, NICOLAS EDUARDO MORENO, EDDY CAMILO MUNOZ, HENRY HORMAZA, RAFAEL RODRIGUEZ, "Control remoto de eventos por SMS, con aplicación en domótica" . En: Colombia

Intekhnia ISSN: 1900-7612 ed: Ediciones Usta

v.4 fasc.8 p.71 - 81 ,2009

JOSE DE JESUS PATERNINA ANAYA, JAIME VITOLA OYAGA VITOLA OYAGA, CAMILO DURAN, "Implementación de un analizador de espectro utilizando matlab (segunda entrega)" . En: Colombia

v.1 fasc.3 p.41 - 49 ,2006

JAIME VITOLA OYAGA VITOLA OYAGA, DAIRO VILLADIEGO, CAMILO VALCARCEL, JOSE DAVID RODRIGUEZ, DIEGO BUITRAGO, "Desarrollo de un programa ensamblador para un game boy" . En: Colombia

v.1 fasc.3 p.19 - 30 ,2006

ALEXANDER APONTE MORENO, JAIME VITOLA OYAGA VITOLA OYAGA, "Recepción y transmisión de tramas Ethernet mediante FPGA" . En: Colombia

v.1 fasc.2 p.30 - 35 ,2006

JOSE DE JESUS PATERNINA ANAYA, JAIME VITOLA OYAGA VITOLA OYAGA, "Diseño e implementación de osciladores digitales" . En: Colombia

v.1 fasc.1 p.133 - 137 ,2005

JAIRO ALEJANDRO RODRIGUEZ MARTINEZ, SUSANA SANDOVAL CANTOR, JAIME VITOLA OYAGA VITOLA OYAGA, "Fundamentos teórico-prácticos del ultrasonido" . En: Colombia

Tecnura ISSN: 0123-921X ed: Fondo Editorial Universidad Distrital Francisco Jose De Caldas

v.20 fasc.1 p.4 - 18 ,2007

Softwares

Producción técnica _ Softwares _ Computacional

JAIME VITOLA OYAGA VITOLA OYAGA, JOSE DE JESUS PATERNINA ANAYA, PROGRAMA DE ANALIZADOR DEL ESPECTRO CON PROPOSITO

DIDACTICO, Nombre comercial: PROGRAMA DE ANALIZADOR DEL ESPECTRO CON PROPOSITO DIDACTICO, contrato/registro: 11-89-27, .

(43)

Trabajos dirigidos/tutorias concluidas

Trabajos dirigidos/Tutorías concluidas _ Trabajo de conclusión de curso de pregrado

JAIME VITOLA OYAGA VITOLA OYAGA, OSCAR JAVIER CARDENA BERNAL, DISEÑO Y CONSTRUCCION DE UNA CENTRALITA DIGITAL PARA LA INTERCOMUNICACION EN INSTALACIONES PRIVADAS Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2000, . Persona orientada: Oscar Javier Cárdena Bernal , Dirigió como: Tutor principal, 0 meses

Areas:

Ingenierías -- Ingeniería Eléctrica -- Electrónica Industrial, Sistemas y Controles Electrónicos -- Automación Electrónica de Procesos Eléctricos e Industriales, Ingenierías -- Ingeniería Eléctrica -- Electrónica Industrial, Sistemas y Controles Electrónicos -- Electrónica Digital,

Sectores:

Fabricación de máquinas, aparatos y materialies eléctricos,

JAIME VITOLA OYAGA VITOLA OYAGA, WILLINTON ORTIZ SANTANA, INDICADOR DIGITAL PARA BASCULAS TIPO COMERCIAL E

INDUSTRIAL Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2000, . Persona orientada: Willinton Ortiz Santana , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores:

JAIME VITOLA OYAGA VITOLA OYAGA, RICARDO DURAN, APLICACIÓN CON MICROCONTROLADOR PARA EL ANALISIS DE LINEA DE TRANSMISION DE VOZ Y/O DATOS Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2000, . Persona orientada: Ricardo Durán , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores:

JAIME VITOLA OYAGA VITOLA OYAGA, JULIO CARRANZA, ENSAMBLADOR, QUEMADOR, SIMULADOR Y BOARD DE EXPERIMENTACION DE LA FAMILIA DE MICROCONTROLADORES PIC 16F87X, BASADO EN UN COMPUTADOR PERSONAL Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,1999, . Persona orientada: Julio Carranza , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores:

JAIME VITOLA OYAGA VITOLA OYAGA, LUIS FELIPE SEGOVIA, IMPLEMENTACION Y PUESTA EN MARCHA DE UN SISTEMA DE REGISTRO POLISOMNOGRAFICO PARA EL LABORATORIO DE SUEÑO EN LA FACULTAD DE PSICOLOGIA DE LA USTA Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2003, . Persona orientada: Luis Felipe Segovia , Dirigió como: Tutor principal, 0 meses

Areas:

Ingenierías -- Ingeniería Eléctrica -- Electrónica Industrial, Sistemas y Controles Electrónicos -- Automación Electrónica de Procesos Eléctricos e Industriales,

Sectores:

Salud humana - Desarrollo de productos tecnológicos para la salud humana, Trabajos dirigidos/Tutorías concluidas _ Trabajo de conclusión de curso de pregrado

JAIME VITOLA OYAGA VITOLA OYAGA, IVAN DARIO RUBIANO MEJIA, DISEÑO Y CONSTRUCCION DE UN SISTEMA PARA LA SELECCIÓN DE BOTELLAS PLASTICAS UTILIZANDO VISION ARTIFICIAL Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2003, . Persona orientada: Ivan Dario Rubiano Mejia , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores:

Otros sectores - Otro,

JAIME VITOLA OYAGA VITOLA OYAGA, CESAR AUGUSTO PEDRAZA BONILLA, PROTIPO TARJETA DE DESARROLLO PARA CODISEÑO CON UN FPGA SPARTAN XCS10 DE XILINX Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2002, . Persona orientada: Cesar Augusto Pedraza Bonilla , Dirigió como: Tutor principal, 0 meses

Areas:

(44)

Sectores:

Otros sectores - Otro,

JAIME VITOLA OYAGA VITOLA OYAGA, LUIS FERNANDO DUQUE TORRES, PROTOTIPO DE UN SISTEMA SUPRESOR DE FRECUENCIAS SONORAS MEDIANTE TRATAMIENTO DIGITAL DE SEÑALES DSP. Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2002, . Persona orientada: Luis Fernando Duque Torres , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores:

JAIME VITOLA OYAGA VITOLA OYAGA, JOSE DE CARLOS CEDIEL REINA, SISTEMA EXPERIMENTAL DE ADQUISICION DE DATOS SISMICOS UTILIZANDO ACELEROMETROS Universidad Santo Tomás De Aquino - Sede Bogotá - Usta Ingeniería Electrónica ,2001, . Persona orientada: José de Carlos Cediel Reina , Dirigió como: Tutor principal, 0 meses

Areas:

Sectores: