Dispositivos de lógica programable

(1)

Dispositivos de lógica programable

SISTEMAS ELECTRÓNICOS DIGITALES

2

o

_{Curso Ingeniería Técnica Industrial}

Especialidad en Electrónica Industrial

Dr. José Luis Rosselló

Logica Programable 2

Índice

T

Conceptos generales

T

Dispositivos programables

T

Tipos de dispositivos programables

T

PROMs

T

FPLAs

T

PALs

(2)

Logica Programable 3 Especificación Idioma Programa de alto nivel (Algoritmo) Maquinas secuenciales Puertas lógicas Transistores Rectángulos

FLUJO

DE DISEÑO

SÍNTESIS LÓGICA AUTOMÁTICA IMPLEMENTACIÓN LÓGICA Especificación Comportamiento Transferencia entre registros (RTL) Lógica Dispositivo programable Circuitos Layout PLDs

Conceptos generales

T

Cada circuito integrado contiene un

determinado número de elementos lógicos

T

Para cada tipo de aplicación el esquema de

interconexiones es fija

T

Posibles implementaciones de una aplicación

T

En un circuito específico (ASIC)

T

En un circuito de propósito general

(3)

Fundamento

T

Cualquier función lógica puede expresarse

como suma de productos

F=m

₁

+m

₂

+m

₃

+ …=xyz+ zyz+xyz

T

La función se realiza en dos niveles

1

er

_nivel

_Producto

2

o

_nivel

_Suma

Esquema de conexiones

T

Conexión entre líneas mediante un

dispositivo programable

A s s = 1 s = 0 B A B A B

Este elemento conector puede ser un fusible (si la programación de cada interconexión es permanente) o un transistor MOS de doble puerta si queremos que además de programable sea reconfigurable

(4)

Logica Programable 7 x1 x2 x3 xn-1 xn x1 xn-1 xn x3 x2 s s s s x1 x2 xn-1 xn 1 1 ~ Pull - up

Modelo de estructura AND

x1 x2 x3 xn-1 xn x1 x_n-1 x_n x3 x2 s s s s x1 x2 xn-1 xn 0 ~₀ Pull - down

Modelo de estructura OR

(5)

X Y Z f₁ f₂ f₃ f₄

Matriz programamable AND-OR

Permite realizar

cuatro funciones

logicas de n

entradas.

Ejemplo de programación

Ejemplo

sencillo:

Full adder

s=xyz+xyz

+xyz+xyz

c=xyz+xyz

+xyz+xyz

X Y Z c s

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Dispositivos programables

T

Tecnología basada en fusibles

T Programable una sola vez T No-Volátil

T

Tecnología basada en SRAM

T Reconfigurable T Volátil

T

Tecnología EPROM y EEPROM

T Reconfigurable T No-Volátil VDD f(A,B,C)=ABC A B C A B C VDD f(A,B,C) Fusible A B C ABC

Tecnología basada

en fusibles

(7)

Tecnología EPROM y EEPROM

Transistor MOS n+ n+ Substrato tipo P Óxido de campo (SiO2) p+ stopper Óxido de puerta Drenador Fuente Puerta Transistor n-MOS Logica Programable 14

Tecnología CMOS

(8)

Concepto de Tensión umbral (V

_TH

)

n+ n+ Substrat tipus p Drenador Puerta Fuente VGS

p-Lineas de Campo Eléctrico

Canal de conducción (electrones acumulados) Zona de vaciamiento (ausencia de agujeros) VDS 0.0 1.0 2.0 3.0 4.0 5.0 VDS(V) 1 2 I(mD A) 0.0 1.0 2.0 3.0 VGS(V) 0.010 0.020 √ ID VT Corriente sub-umbral Lineal Saturación VGS= 5V VGS= 3V VGS= 4V VGS= 2V VGS= 1V

(a) IDen función de VDS (b)√IDen función de VGS (para VDS= 5V).

VDS= VGS-VT

Transistor n-MOS W = 100µm, L = 20µm

(9)

Logica Programable 17 Fuente Drenador Puerta Puerta flotante Substrato n+ n+ p S D G Símbolo

Transistor MOS de doble puerta

Logica Programable 18 D S 20 V 20 V D S 0 V 0 V 10 V→5 V D S 5 V 5 V Programación por avalancha

Programación del transistor

de doble puerta

Los electrones quedan atrapados en la puerta flotante El valor efectivo de la tensión umbral aumenta debido al apantallamiento de los electrones atrapados en la puerta flotante

(10)

Desplazamiento de V

_TH

0.0 5 10 0.010 0.020 ÷ √ ID VGS (V) n+Drenador n+Fuente Substrato P Puerta de control Puerta flotante Programación

Borrado Óxido de tunneling

(11)

EPROM

Flash

Courtesy Intel

Cross-sections of NVM cells

Puertas distribuidas (esquema físico)

x₁ x₂ x_n-1 x_n 1 0 Pull - up out = out = x₁ x₂ x_n-1 x_n 1 0 Pull - up

(12)

Tipos de dispositivos programables

T

PROM

: Matriz OR programable y AND no

programable

T

FPLA

: Matriz AND y OR programables

T

PAL

: Matriz AND programable y OR no

programable

PROM

Matriz OR programable y AND no programable

T

Más rápidas si se comparan con otros tipos de

lógica

T

Ideales si hemos de implementar funciones que

usan todos los mintérminos

Codificadores, Look-up tables

T

Para n entradas tenemos 2n puertas AND

(13)

PROMs

Io I1 I2 m_o m₁ m₂ m₃ m₄ m₅ m₆ m₇ Ok O₂ O1 Logica Programable 26

Esquema básico de una PROM

A0 A₁ AN-1 P0 P1 P2N-1 AND ARRAY OR ARRAY O₀ O1 OM CE (CHIP ENABLE)

(14)

Problema 1:

T

Implementar en las siguientes funciones:

f₁=AB+BC f₂=(A+B+C)(A+B) f₃=A+BC A B C f3 f2 f1

Problema 2:

T

Implementar un conversor de binario a

código gray

A B C f₃ f₂ f₁

(15)

FPLA

Matriz OR y AND programables

T

Más pequeñas y flexibles que las PROM

T

Cualquier término producto puede ser

programado (no sólo mintérminos)

T

Más lentas al tener una etapa más para ser

programada

Problema: Voto mayoritario

T Programa la PLA de forma que proporcione el sentido del voto mayoritario de un total de cinco electores (cada voto consiste en un sí o un no).

(16)

Polaridad de salida programable

Salidas complementarias Polaridad de salida baja Polaridad de salida alta Polaridad programable (P) VDD P₁ P_n I₁ I_k Fusible

Extensión de la PLAs

T

Circuitos basados en la estructura

AND-OR modificada de forma que:

T

Permiten terminales bidireccionales

T

Permiten la utilitzación de variables

(17)

Pines bidireccionales y líneas de

realimentación

Tree-state driver P₁ P_n Pn+1 I₁ I_k IO_m Logica Programable 34

(18)

Ejemplo: Función paridad de 9 bits

T F = x₀⊕x₁⊕x₂⊕x₃⊕x₄⊕x₅⊕x₆⊕x₇⊕ x₈

T Implementación a 2 niveles : 256 mintérminos

T Implementación multinivel y₀= x₀⊕x₁⊕x₂ y₁= x₃⊕x₄⊕x₅ y₂= x₆⊕x₇⊕x₈ F = y₀⊕y₁⊕y₂ x0 x1 x2 x3 x4 x5 x6 x7 y2 y1 y0 F x8

(19)

PAL

Matriz AND programable y OR no programable

T

Compromiso entre las FPLA y PROMs (más

rápidas que las FPLA y no tan grandes como

las PROMs)

T

Los términos productos comunes a varias

funciones tienen que ser implementados por

duplicado

(20)

Problema: Programación de un

comparador de 4 bits

T Programar una PAL16L8 de forma que compare dos números de cuatro bits. El sistema ha de producir tres salidas (X,Y,Z), donde X=1 sólo cuando A=B, Y=1 sólo cuando A>B y Z=1 sólo cuando A<B.

Solución: X=E₃E₂E₁E₀

Y=a₃b₃+E₃a₂b₂+E₃E₂a₁b₁+E₃E₂E₁a₀b₀ Z= a₃b₃+E₃a₂b₂+E₃E₂a₁b₁+E₃E₂E₁a₀b₀

Donde E_ievalua si los bits a_i y b_ison iguales o no. E_i= a_ib_i+ a_ib_i

Implementación del comparador

a₃ b₃ a₂ b₂ a₁ b₁ a₀ b₀ E₃ E₂ E₁ E₀ E₃ E₂E₁E₀ X(A=B) Y(A>B) Z(A<B) (sin usar)

(21)

PAL16R8. Salida con resgistros

(22)

Estructura de las macro celdas

T

Introducción de módulos secuenciales en

las macro-celdas

(23)

Programación registro universal de 8 bits en EP224

I/O (Q₀) Macrocell 1 I/O (Q₁) Macrocell 2 I/O (Q2) Macrocell 3 I/O (Q3) Macrocell 4 I/O (Q₄) Macrocell 5 I/O (Q₅) Macrocell 6 I/O (Q6) Macrocell 7 I/O (Q7) Macrocell 8 Input (Clk) Input (P₀) Input (P1) Input (P2) Input (P3) Input (P4) Input (P5) Input (P6) Input (P7) Input (S0) Input (S1) G lobal B u s Input (SR) Input (NC) Input (SL) SR SL Po P1 P2 P3 P4 P5 P6 P7 Qo Q1 Q2 Q3 Q4 Q5 Q6 Q7 So S1 Logica Programable 46

Load SL SR Mem S1 S0 out P3 Q2 Q4 Q3 Q3’ 0 x x x 0 0 0 1 x x x 0 0 1 x 0 x x 0 1 0 x 1 x x 0 1 1 x x 0 x 1 0 0 x x 1 x 1 0 1 x x x 0 1 1 0 x x x 1 1 1 1 D C Q Q₃ S0S1 P₀- P₇ Q0- Q7

(24)

Programación salida Q3

D C Q Q₃ S₀S₁ P₀- P₇ Q₀- Q₇ S₀S₁P₃ S₀S₁Q₂ S₀S₁Q₄ S₀S₁Q₃ P₃ Q₂ Q₄

(25)

Configuraciones

Modo 0:

Registro controlado por el reloj global. La salida se controla por la lógica del término producto Modo 1: La salida se encuentra permanentemente habilitada. El reloj se controla por la lógica del término producto

Integrados “Classic” de Altera

EP610 EPLD 300 puertas equiv. 2 Clks indep 16 macro-celdas tpd = 10ns freq = 100 MHz EP910 EPLD 450 puertas equiv. 2 Clks indep 24 macro-celdas tpd = 12ns freq = 76.9 MHz

(26)

Logica Programable 51 EP1810 EPLD 900 puertas equiv. 4 Clks indep 48 macro-celdas tpd = 20ns freq = 50 MHz

Evolución de las PLAs: Las FPGAs

T

Contenido de las FPGAs:

T Matriz de celdas regularmente dispuestas sobre silicio cuya funcionalidad es progamable (las llamamos CLB)

T Colección de celdas programables de entrada-salida dispuestas perimetralmente y que deonomnamos IOB

T Colección de bloques de interconexión que, bajo programación permiten conectar CLBs e IOBs entre sí

(27)

Logica Programable 53 (CLBs) (IOBs) Logica Programable 54 Líneas de interconexión IOBs CLBs

(28)

Tipos de tecnología usada

Sí

No

Sí

Re-Prog

No

EEPROM

No

EPROM

No

PLICE

(Fusibles)

Sí

SRAM

Volátil

Tecnología

(29)

FPGAs comerciales

T Altera (MAX, FLEX, ACEX, Cyclone, APEX,….)

T Xilinx (XC2000, XC8100, …)

T Actel (ACT 1-4, 3200DX, 1200XL,…)

T Cross Point (CP20)

T Concurrent Logic (CLi6000)

T Quick Logic (pASIC)

T Intel (iFX780)

T AMD (MACH1,2,3,4,5)

T ATMEL (ATV)

T Pilkingston (Serie TS)

T Zycad Gatefield (Serie GF)

Ejemplo de FPGA comercial, Família

(30)

Arquitectura del los bloques básicos (LAB)

(31)

Componentes de expansión y control I/O

(32)

Arquitectura

(33)

Estructura de expansión

Shareable expanders Parallel expanders