EC 1723 6 Circuitos MSI pdf

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(1)Decodificadores. C IRCUITOS MSI. Un decodificador N:2N es un circuito combinatorio con N entradas y 2N salidas. Cada salida “se activa” cuando las entradas, interpretadas como un número binario de N bits, coinciden con su número de orden.. Circuitos Digitales EC1723. La tabla de verdad de un decodificador 2:4 con salidas activas en nivel alto es: Las salidas son los mintérminos de una función de N variables!. Universidad Simón Bolívar Departamento de Electrónica y Circuitos Prof. Juan. C. Regidor. A1 A0 S0 S1 S2 S3 0. 0. 1. 0. 0. 0. 0. 1. 0. 1. 0. 0. 1. 0. 0. 0. 1. 0. 1. 1. 0. 0. 0. 1. Universidad Simón Bolívar. Decodificadores A1 A0. Decodificadores. A1 A0 S0 S1 S2 S3. S0 S1 S2 S3. 0. 0. 1. 0. 0. 0. 0. 1. 0. 1. 0. 0. 1. 0. 0. 0. 1. 0. 1. 1. 0. 0. 0. 1. Su uso principal es para la selección de memorias o dispositivos que deben activarse en base a un código binario (“dirección”). Pueden usarse también para implementar funciones de forma rápida. Un decodificador puede tener una o más entradas de “habilitación” que fuerzan las salidas al estado inactivo, sin importar el valor de las entradas Ak.. S0 S A1 2:4 1 S2 A0 S3 Universidad Simón Bolívar. 2. 3. Universidad Simón Bolívar. 4.

(2) Decodificador 74139 B A. Y0. G. Y1. 74x138. 74x85 a b. 11. 2. 10. 3. 9. 4. c 8 d e. 10. 6. 9. 13. 12. f 12 g. 7. AB A0. A>B. 5. 6. 5. G2B. B0 A1. 1. B1 13 A2. 3. 2. 11. 14. G1 G2A. A. Y0. 74x139. Y153. Y2 Y3 Y4. C. 13. 2. 12. 3. 10. 15. 9 7. Y7. 14 13. B2 A3. 15 1. 1G. 11. Y5 Y6. B. 1. 14. Y1. B3. 5. 1. 74x157. 1G. 1Y0. 1C. 1Y1. 1Y. A. 3. 7. B. 14 15. 2Y. 1Y3. 7. 15. 6. 1. 2G. 2Y2. 2C. 2Y3. 5. 2. 4. 3. 10. 11. 11. 10. 12. 5 18. 1Y1 A 16 1Y2 1 1Y3 2 1Y4. 4. 14B 12C. D 9. 2Y1 7 2Y2 2Y3 2Y4. 5 3. DIR c 2 3 4 5 6 7. A1d A2e A3. f A4 A5g. A6 8 A7 9. S0. 14. 4. 1. 6. 2Y 3Y 4Y. A8. B8. 11. Cin AB 0A 1A>B 10 10 0 A0 0B 1 9 C 19 B0 0 41 D0 Y 12 30 0 A1 1 Y D1 2 11 1 1D2 0 B1 1 0 1D3 0 13 15 A2 1 14 1D4 1 14. 7. 4. 2. 2G. 2Y0 2Y1. 2A. 2Y2. 2B. 2Y3. S0 S1. G. S2. P. 0. 1. 1. 1. 0. 0. 1. 1. 0. 1. 1. 0. 1. 0. 1. 1. 0. 1. 0. 74x148. 1. 1. 174x151 0. 4. 5. 5. 4. 6. 3. 7. 2. 12. 13. 11. 12. 10. 11. 9. 10. 1. 1. EI I7. 1 X X 16 A2. I6 I5 I4. 1. A=B. 7. 1 10 A1. 7. A1 A0. 9. 9. 14. GS. I1. 15. EO. 1 15. I0. 23 22. 9. 1. B. 13 12. 20. 12. 19. 13 3. 14. 5. 2. 6 5. 5. Cin4 Y3 15 X 10. 6. 11 12 13. D7. B3. 5. S0 G. 15. P. 6. 13 14. 7. 2. 15. 10. 14 15. 11. F2. 5 6. 13. F3. G1 G2A. 5B. Y1 Y2. C1. G1 P1 G2. C2. P2. C3. G3 P3. G P. A. 1C3. B. 2EN. C. 3. 2C0 2C1 2C2. 1Y. 7. Y5 Y6 Y7. 2Y. 15. 1. EN. 13 2. 1. 7. G2 2. 15A1. 3. Y1. D6. Y2. Y3. Y3 Universidad Simón Bolívar. 5. 64. D7. 1Y1. 1A2. 1Y2. 1A3 8 1A4. 1Y3. 6. 11. 19. 9. 10 7. 18 16 14. 11. 2A1. 2Y1. 2A2. 2Y2. 2A3 17 2A4. 2Y3 2Y4. 13 15. Decodificadores. 12. 1Y4. 2G. 1G. 9 7. A1 A 0. 5. Construcción de un decodificador 4:16 con 74x151 decodificadores 2:4 7. 3. 74x148. 3. 111B. 5. 2A. 610. 2B 119 3A 10. 7 3B 14 4A 4B. 2 3. 1Y. 15 2Y 3Y. 14. 13 4Y. 8 1Y1. 1A. A 9 1Y2B. 4 1B. C 1Y3 11. 7. 2G. 5. 5. 4. 6 Cout. 10. D 12 E 13 2Y0F. 2B. 2Y3. 5. 1. 12. 613. 11 S. 12. 10. 11. 9. 10. ODD. H. 4 2Y2 I. 2. EVEN. 1. 2A 12. 3. 7. G 2Y1 2. 9. 4. 1Y0 74x280. EI I7 I6 I5 I4. A2 A1 A0. 74x181 3 74x541 6 1. 74x157. G1. 19. G2. 18. 2. 17. 3. A1. S0 5 S1 4. Y1 3. S2 18 17. 4 5 6 7 8. 6. 10. 7. 9. 9. 4. I2. GS. I1. EO. I0. 14 15. 1 15 14 13. P0 Q0. A B. C D0 3 D1 2 D2. I3. 12 7. Q1. PQ2 P3. P=Q. 13. 1. S0 S A1 2:4 1 S2 A0 S3 G. D6 D7. S0 S A1 2:4 1 S2 A0 S3 G S0 S A1 2:4 1 S2 A0 S3 G S0 S A1 2:4 1 S2 A0 S3 G. D5. 74x240. 74x182 19. 6. A3 A2. D4. 17 15. Y Y. 5. D3. P1. GP2. S0 S A1 2:4 1 S2 A0 S3 G. EN. 11. 74x682 2. Y1. Y2. D5. 1A1. 4. 12. 2C3. G1. 19. S. 121A. 13. 9. 1. 74x257. 14. 15. Y3 Y4. 1C0. 1 1C1 1C2 2. G. D4. 74x139. Y0. 674x253 4A. Y1. COUT. 74x540. S0. CIN. 2. Universidad Simón Bolívar. S1 74x155 S2. 1. 9. 1EN G2B. 1. 74x382. S1 74x153 7. S2 CIN. Vcc14. 6. G 6. 1G. 2. P0. 74x138 7. Y0. 5. Y Y. Combinational MSI Devices 16. B3. B A. 74x240 1. C0 G0. 4. F1. A3. 18. Y0. D3. 74x182. 15. F0. A2 B2. B A. 17. B1. 21. Por De Morgan, podemos representar el circuito:. C 4 D0 3 D1 2 D2. I3 I2. EN. 11. 14. CIN A0 B0 A1. 1. 7. B2D5 15 13 D6 A3 12. 74x381 5. 3A. 1Y. 2. 010 0 09 0 08 B1 118 06 B2 117 16 113B3 0 15 B4 112 014 B5 1 B6 113 1 B7 112. 1. x283. 1Y3. 74x85. Gb. 1. 1A. Sumador completo: 4B 11. 19. 1B. S3 8 M. 13. X Y a74x245. BI. 3. 3B 14 4A. 74x49 3. 4. G S. 1B 5 2A 6 2B. 9. 2Y0 2Y1. 9. x241. 1Y2. 0. Implementación de funciones con decodificadores 1Y2. 13. 1Y1 1A. 0. 74x181. 74x155 2. 1Y0. 0. Universidad Simón Bolívar. 6. x153. Con salidas activas en nivel bajo, las salidas de este decodificador son los maxtérminos de una función de 2 variables.. G B A Y0 Y1 Y2 Y3. Y2 MSI Devices Combinational. 4x49. Decodificador 74139. Universidad Simón Bolívar. 8.

(3) Multiplexores. Multiplexores. Un multiplexor o selector de datos 2N:1 es un circuito combinatorio con 2N entradas de datos, N entradas de control y una salida. La salida toma el valor de la entrada cuyo número de orden coincida con el número binario dado por las entradas de control. La tabla de verdad de un selector 2:1 es:. C. A1. A0. S. 0. X. 0. 0. 0. X. 1. 1. C1 C0. C1. C0. S. 0. 0. D0. 0. 1. D1. D2. 1. 0. D2. D3. 1. 1. D3. D0. D1. S. D0 D1. 4:1. S. D2. C: entrada de control A1, A0: entradas de datos. 1. 0. X. 0. 1. 1. X. 1. D3 C1. Universidad Simón Bolívar. 9. Multiplexores. C0. Universidad Simón Bolívar. 10. Multiplexor 74151. Los multiplexores se emplean en aplicaciones en las que es necesario seleccionar un dato de entre varias fuentes para su transmisión (la palabra es tomada de los sistemas telefónicos). Se pueden usar también en la implementación de funciones lógicas, aplicando el teorema de expansión de Shannon. x F(0, y, z). D0. F(1, y, z). D1. 2:1. S. F(x, y, z). F(0, y, z). F(x, y, z). A F(1, y, z). x Universidad Simón Bolívar. 11. Universidad Simón Bolívar. 12.

(4) Multiplexor 74157. Universidad Simón Bolívar. Multiplexor 32:1. Implementación de funciones con multiplexores (1). B. A. F. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. 0 1 0 1 1 0 1 X. Universidad Simón Bolívar. 14. Implementación de funciones con multiplexores (2). Colocando en las entradas del selector los valores correspondientes de la tabla de verdad: C. Universidad Simón Bolívar. 13. Se puede reducir el tamaño del mux usando una de las variables en las entradas de datos:. 15. C. B. A. F. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. 0 1 0 1 1 0 1 X. B. A. F. C. D0. 0 0 1 1. 0 1 0 1. C C’ C 1. C'. D1. C. D2. 1. D3. A. F. 0. C. 1. C’. Universidad Simón Bolívar. 4:1. B. C. D0. C'. D1. S. F. S. F. A. 2:1 A. 16.

(5) Implementación de funciones con multiplexores (3). Implementación de funciones con multiplexores (3). Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). a. b. c. ƒ. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. Universidad Simón Bolívar. 17. Universidad Simón Bolívar. 17. Implementación de funciones con multiplexores (3). Implementación de funciones con multiplexores (3). Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). Universidad Simón Bolívar. a. b. c. ƒ. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 17. Universidad Simón Bolívar. 17.

(6) Implementación de funciones con multiplexores (3). Implementación de funciones con multiplexores (3). Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). a. b. c. ƒ. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. Universidad Simón Bolívar. 17. Universidad Simón Bolívar. 17. Implementación de funciones con multiplexores (3). Implementación de funciones con multiplexores (3). Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). Universidad Simón Bolívar. a. b. c. ƒ. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. 17. Universidad Simón Bolívar. 17.

(7) PR. D CK CLR. Q Q. CLR. Q. Implementación de funciones con multiplexores (3) 1 2 3 4 5 6 7 CK. D. 1CLR. ATCHES. Implementación de funciones con multiplexores (4). Q. PR. 1D 1CK 1PR 1Q 1Q GND Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.. Suponiendo que sólo se dispone de un mux 8:1, tres mux 4:1, y negadores:. ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30). 1Q. 2Q. 2Q. 16. 15. 14. Q. ENABLE 1–2 GND. 13. D. D. G. G. Q. 12. Q. Q. Q. Q. 3Q. 3Q. 4Q. 11. 10. 9. D. D. G. G. Q. Q. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’. Universidad Simón Bolívar. 1. 2. 3. 1Q. 1D. 2D. 4. 5. ENABLE VCC 3–4. 6. 7. 8. 3D. 4D. 4Q. a. b. c. ƒ. 0 0 0 0 1 1 1 1. 0 0 1 1 0 0 1 1. 0 1 0 1 0 1 0 1. d’ e d’·e d’+e’ d!e e d’ e’ Universidad Simón Bolívar. 17. Comparadores. 18. Comparadores. E COMPARATORS DATA INPUTS de magnitud de 4 Logic Comparador bitsDiagram 7485. (SN74) 85 VCC. 4-BIT B2 MAGNITUDE COMPARATORS A2 B0 A3 A1 B1 A0. 16. 15. 14. 13. 12. 11. 10. 9. Las entradas AB IN permiten Chapter 5 Combinational Logic Design Practices conectar varios comparadores en cascada:. 384 A3 B3. (15). DO NOT COPY DO NOT COPY DO NOT COPY DO NOT COPY DO NOT COPY +5 V. (1). R. (5). A3 B3 AB IN. A1. A>B OUT. B1. A=B OUT. A0 A2 B2. B0 AB. A>B. A=B. A<B. GND. ALTBIN. (14). XD0. (6). YD0. A=B. (12) (11) (7). 9. XD1. B0 12 A1. YD1. 11. XD2. B1 13 A2. YD2. 14. YD3. A<B. ALTBOUT. 74x85. 7 6. AEQBIN AEQBOUT 5 AGTBIN AGTBOUT 10 A0 4. XD3. B3 DATA INPUT. 74x85. 2 3. (2) AB A1 B1. A>B. B2 15 A3 1. B3. XLTY4 XEQY4 XGTY4 XD4 YD4. 2 3. ALTBIN. 9. XD5 YD5. 11. XD6. B1 13 A2. YD6. 14. YD7. 74x85. 7 6. AEQBIN AEQBOUT 5 AGTBIN AGTBOUT 10 A0 4. B0 12 A1. XD7. ALTBOUT. B2 15 A3 1. B3. XLTY8 XEQY8 XGTY8 XD8. 7 XLTY ALTBOUT 6 XEQY AEQBIN AEQBOUT 5 XGTY AGTBIN AGTBOUT 10 A0 2 3. ALTBIN. 4. YD8. 9. XD9. 12. YD9. 11. XD10. 13. YD10. 14. XD11. 15. YD11. 1. B0 A1 B1 A2 B2 A3 B3. XD[011]. CASCADE INPUTS. A0 B0. OUTPUTS. (10). YD[011]. (9). Figure 5-81 A 12-bit comparator using 74x85s.. FUNCTION TABLE (SN74) COMPARING INPUTS A3, B3 A3>B3 A3<B3 A3=B3 A3=B3. A2, B2 X X A2>B2 A2<B2. A1, B1 X X X X. A0, B0 X X X X. Universidad Simón Bolívar. CASCADING INPUTS. OUTPUTS. A>B AB A<B A=B L H L H L L H L L H L L. 165. 19. 74x682. 2 3. P0. Q0. Simón Bolívar significant bits, Universidad as shown in Figure 5-81 for a 12-bit comparator. This is an iterative circuit according to the definition in Section 5.9.2. Each ’85 develops its cascading outputs roughly according to the following pseudo-logic equations:. AGTBOUT = (A > B) + (A = B) ! AGTBIN. AEQBOUT = (A = B) ! AEQBIN. 20.

(8) Sumadores con generación rápida de acarreo. Pin Assignments. 390. Sumador 74283 con carry look-ahead.. Unidad Lógica Aritmética. 283. Logic Diagram (SN74). 4-BIT BINARY FULL ADDERS WITH FAST CARRY. 11. 12. 15. 14. 2. 3. 6. 5. 7. ● Full-Carry Look-Ahead Across the Four Bits. B4. A4. B3. A3. B2. A2. B1. A1. C0. : OBSOLETED or NOT RECOMMENDED NEW DESIGNS. ULA: Unidad Lógica Aritmética (Arithmetic Logic Unit, 181ALU). La ULA es el componente central de un 192 ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS PRESETTABLE SYNCHRON procesador.. 4-BIT UP/DOWN COUNTER. ULA de 4 bits 74181. Es posible conectar varias en INPUTS OUTPUTS cascada (posiblemente con un generador de acarreo P A=B B1 A2 B3 G C VCC A1 B2 A3 F3 para aceleración) para bits. 24 23 22 21 20 procesar 19 18 17 más 16 15 14 13 n+4. A1. B1. A2. B2. A3. B3. G. Cn+4. P. A=B. S3. S2. S1. S0. Cn. M. F0. F1. F2. B0 A0 9. 10. 13. 1. 4. C4. Σ4. Σ3. Σ2. Σ1. Universidad Simón Bolívar. F3. 21. 1. 2. 3. 4. Universidad Simón Bolívar. 5. 6. 7. 8. 9. 10. 11. 12. B0. A0. S3. S2. S1. S0. Cn. M. F0. F1. F2. GND. INPUTS. 22. OUTPUTS. See page 336. See page 344. 182. 193. LOOK-AHEAD CARRY GENERATOR. 4-BIT SYNCHRONOUS UP/D (DUAL CLOCK WITH CLEAR. INPUTS. OUTPUTS. VCC. P2. G2. Cn. Cn+x. Cn+y. G. Cn+z. 16. 15. 14. 13. 12. 11. 10. 9. P2. G2. Cn. Cn+x. Cn+y. G Cn+z. G1 P1. G0. P0. G3. P3. P. 7. 1. 2. 3. 4. 5. 6. G1. P1. G0. P0. G3. P3. 8. P GND OUTPUT. INPUTS. See page 338. See page 346.

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